TWI701765B - 電子裝置及其製造方法 - Google Patents

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TWI701765B
TWI701765B TW107147424A TW107147424A TWI701765B TW I701765 B TWI701765 B TW I701765B TW 107147424 A TW107147424 A TW 107147424A TW 107147424 A TW107147424 A TW 107147424A TW I701765 B TWI701765 B TW I701765B
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丘世仰
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Abstract

本揭露提供一種電子裝置以及其製造方法。該電子裝置包含一半導體元件、一絕緣層、至少一個接觸插塞以及一濾波元件。該絕緣層設置於該半導體元件上。該接觸插塞穿透該絕緣層。該濾波元件設置於該絕緣層以及該接觸插塞上。該濾波元件包括一底部電極、一隔離層、一頂部電極以及一介電層。該底部電極分為一第一線段以及一第二線段，該第一線段與該接觸插塞連接，該第二線段與該第一線段分開。該隔離層設置於該底部電極上。該頂部電極設置於該隔離層中，且該介電層設置於該底部電極以及該頂部電極之間。

Description

電子裝置及其製造方法
本申請案主張2018/11/30申請之美國臨時申請案第62/773,506號及2018/12/12申請之美國正式申請案第16/217,800號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種電子裝置以及其製造方法，特別是關於一種具有積體濾波元件之電子裝置以及該電子裝置的製造方法。
使用半導體裝置之積體電路裝置可藉由將多種獨立電路裝置集成到一個晶片中所製造，這些獨立電路舉例來說是電子場效電晶體、電阻器、電容器等。一般來說，這些獨立裝置一直以來持續地縮小尺寸以加強與操作速度和/或耗電相關之效能。舉例來說，在動態隨機存取記憶體(DRAM)中，改善操作速度以及耗電之需求已經使得DRAM裝置之集成化增加。
然而，當半導體裝置之時脈頻率增加以達到更快操作速度時，雜訊也會隨著增加。在DRAM中，當操作速度增加時，雜訊可能也會增加，使得操作速度降低。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露實施例提供一種電子裝置。該電子裝置包含一半導體元件、一絕緣層、至少一個接觸插塞以及一濾波元件。該絕緣層設置於該半導體元件上。該接觸插塞穿透該絕緣層。該濾波元件設置於該絕緣層以及該接觸插塞上。該濾波元件包括一底部電極、一隔離層、一頂部電極以及一介電層。該底部電極分為一第一線段以及一第二線段，該第一線段與該接觸插塞連接，該第二線段與該第一線段分開。該隔離層設置於該底部電極上。該頂部電極設置於該隔離層中，且該介電層設置於該底部電極以及該頂部電極之間。
在一些實施例中，該隔離層還設置於該第一線段以及該第二線端之間的一間隙中。
在一些實施例中，該底部電極的一下表面與該絕緣層的一底部表面齊平，該絕緣層的底部表面係與該絕緣層的一頂部表面相對。
在一些實施例中，該介電層沿該隔離層之一頂部表面延伸，且該介電層環繞設置於該隔離層中之該頂部電。
在一些實施例中，該頂部電極還設置於該隔離層之頂部表面之上。
在一些實施例中，該第二線段圍繞該第一線段。
在一些實施例中，該第一線段所佔用之空間小於該第二線段所佔用之空間。
本揭露另一實施例提供一種電子裝置。該電子裝置包含一半導體元件、一絕緣層、至少一個接觸插塞以及一濾波元件。該絕緣層設置於該半導體元件上。該接觸插塞穿透該絕緣層。該濾波元件設置於該絕緣層以及該接觸插塞上。該濾波元件包括一毯狀底部電極、一隔離層、一頂部電極以及一介電層。該毯狀底部電極設置於該絕緣層以及該接觸插塞上，且該毯狀底部電極連接至該接觸插塞。該隔離層設置於該毯狀底部電極上。該頂部電極沿該隔離層之頂部表面延伸且設置於該隔離層之中，該頂部電極包含彼此分開之一第一線段以及一第二線段。
在一些實施例中，該間隙設置於該第一線段以及該第二線段之間，且該介電曾經由該間隙而暴露。
在一些實施例中，該介電層之部分暴露於該第一線段以及該第二線段之間的間隙。
本揭露另一實施例提供一種電子裝置之製造方法。該製造方法包含以下步驟：提供一毯狀底部電極；圖案化該毯狀底部電極以形成一第一線段以及與該第一線段分開之一第二線段；沉積一隔離層於該第一線段上、該第二線段上、以及該第一線段與該第二線段之間的一間隙之上；提供一第一光阻層於該隔離層上；暴露該第一光阻層以形成一第一光阻圖案，該第一光阻圖案具有複數個第一暴露部分以及複數個第一未暴露部分；提供一第二光阻層於該第一光阻圖案上；暴露該第二光阻層以形成一第二光阻圖案，該第二光阻圖案具有複數個第二暴露部分以及複數個第二未暴露部分；進行一蝕刻製程以於該第一暴露部分以及該第二暴露部分相交之交界處形成複數個溝槽；沉積一介電層於該隔離層上以及該溝槽中；以及沉積一頂部電極於該介電層上。
在一些實施例中，該第二未暴露部分設置於該間隙之上。
在一些實施例中，該第一暴露部分以及該第一未暴露部分係沿一第一方向交錯地布置，且該第二暴露部分以及該第二未暴露部分係一第二方向交錯地沿布置，該第二方向垂直於該第一方向。
在一些實施例中，該製造方法還包括在沉積該介電層之步驟前移除該第一未暴露部分以及該第二未暴露部分之步驟。
在一些實施例中，該製造方法還包括提供一半導體元件；沉積一絕緣層於該半導體元件上；以及在提供該毯狀底部電極之前形成至少一個接觸插塞於該隔離層中。
在一些實施例中，該第一線段接觸該接觸插塞。
在一些實施例中，該介電層為一共形層。
本揭露另一實施例提供一種電子裝置之製造方法。該製造方法包含以下步驟：提供一毯狀底部電極；沉積一隔離層於該毯狀底部電極上；塗附一第一光阻層於該隔離層上；暴露該第一光阻層以形成一第一光阻圖案，該第一光阻圖案具有複數個第一暴露部分以及複數個第一未暴露部分；塗附一第二光阻層於該第一光阻圖案上；暴露該第二光阻層以形成一第二光阻圖案，該第二光阻圖案具有複數個第二暴露部分以及複數個第二未暴露部分；進行一蝕刻製程以於該第一暴露部分以及該第二暴露部分相交之交界處形成複數個溝槽；沉積一介電層於該隔離層上以及該溝槽中；沉積一頂部電極於該介電層上；以及圖案化該頂部電極以形成彼此分開之一第一線段以及一第二線段。
在一些實施例中，該第一暴露部分以及該第一未暴露部分係沿一第一方向交錯地布置，且該第二暴露部分以及該第二未暴露部分係 一第二方向交錯地沿布置，該第二方向垂直於該第一方向。
在一些實施例中，還包括在沉積該介電層之步驟前移除該第一未暴露部分以及該第二未暴露部分之步驟。
在一些實施例中，該介電層為一共形層。
在一些實施例中，製造方法還包括以下步驟：提供一半導體元件；沉積一絕緣層於該半導體元件上；以及在提供該毯狀底部電極之前形成至少一個接觸插塞於該隔離層中。
藉由上述電子裝置之配置，濾波元件至少包含一個作用為雜訊濾波器之去耦電容器以及至少一個作用為加強結構之虛擬電容器。因此，可有效減少雜訊並改善電子裝置之操作速度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:電子裝置
10A:電子裝置
12:半導體元件
14:絕緣層
16:接觸插塞
18:濾波元件
142:上表面
162:頂部表面
181:毯狀底部電極
182:底部電極
184:隔離層
186:頂部電極
186A:頂部電極
188:介電層
200:溝槽
210:圖案化遮罩
212:開口
220:第一光阻層
222:第一光阻圖案
230:第一遮罩
232:透光區
234:不透光區
240:光化輻射
250:第二光阻層
260:第二遮罩
262:透光區
264:不透光區
270:光化輻射
300:製造方法
302:步驟
304:步驟
306:步驟
308:步驟
310:步驟
312:步驟
314:步驟
316:步驟
318:步驟
320:步驟
322:步驟
400:製造方法
402:步驟
404:步驟
408:步驟
410:步驟
412:步驟
414:步驟
416:步驟
418:步驟
420:步驟
422:步驟
424:步驟
1822:第一線段
1824:第二線段
1826:下表面
1842:頂部表面
1844:底部表面
1862:第一線段
1864:第二線段
2222:第一暴露部分
2224:第一未暴露部分
2522:第二暴露部分
2524:第二未暴露部分
G:間隙
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是頂視圖，例示本揭露一些實施例之電子裝置；圖2是沿圖1所示之I-I剖面線之剖視圖；圖3是沿圖1所示之II-II剖面線之剖視圖； 圖4是流程圖，例示本揭露一些實施例之電子裝置的製造方法；圖5是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖6是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖7是沿圖6所示之III-III剖面線之剖視圖；圖8及圖9是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖10是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖11是沿圖10所示之IV-IV剖面線之剖視圖；圖12是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖13是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖14是沿圖13所示之V-V剖面線之剖視圖；圖15是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖16是沿圖15所示之VI-VI剖面線之剖視圖；圖17是沿圖15所示之VII-VII剖面線之剖視圖；圖18至圖20是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖21是頂視圖，例示本揭露一些實施例之電子裝置；圖22是沿圖21所示之VIII-VIII剖面線之剖視圖；圖23是沿圖21所示之IX-IX剖面線之剖視圖； 圖24是流程圖，例示本揭露一些實施例之電子裝置的製造方法；圖25是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖26是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖27是沿圖26所示之X-X剖面線之剖視圖；圖28是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖29是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖30是沿圖29所示之XI-XI剖面線之剖視圖；圖31是頂視圖，例示本揭露一些實施例之電子裝置的中間製造階段；圖32是沿圖31所示之XII-XII剖面線之剖視圖；以及圖33至圖36是剖視圖，例示本揭露一些實施例之電子裝置的中間製造階段。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者， 重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是頂視圖，例示本揭露一些實施例之電子裝置10；圖2是沿圖1所示之I-I剖面線之剖視圖；圖3是沿圖1所示之II-II剖面線之剖視圖。參考圖1至圖3，電子裝置10包含半導體元件12、設置於半導體元件12上之絕緣層14、穿透絕緣層14之至少一個接觸插塞16以及設置於絕緣層14以及接觸插塞16上的濾波元件18。在一些實施例中，濾波元件18經由接觸插塞16電性接合至半導體元件12。
在一些實施例中，濾波元件18作為低通濾波器。在一些實施例中，濾波元件18包含底部電極182(可分為彼此分開之第一線段1822以及第二線段1824)、設置於底部電極182上之隔離層184、沿著隔離層184之頂部表面1842延伸且設置於隔離層184之中的頂部電極186、以及在底部電極182和頂部電極186之間的介電層188。
在一些實施例中，第一線段1822連接至接觸插塞16。在一些實施例中，間隙G形成於第一線段1822以及第二線段1824之間。在一些實施例中，第一線段1822係由第二線段1824所圍繞。在一些實施例中，隔離層184還設置於間隙G中以將第一線段1822連接至第二線段1824。在 一些實施例中，底部電極182之下表面1826齊平於隔離層184相對於頂部表面1842之底部表面1844。
在一些實施例中，介電層188沿隔離層184之頂部表面1842延伸並設置於隔離層184之中以環繞頂部電極186。在一些實施例中，介電層188為共形層。在一些實施例中，介電層188被夾在底部電極182以及頂部電極186之間，使得當低電源施加在半導體元件12以及濾波元件18時，底部電極182之第一線段1822(其具有較小之佔用空間)、頂部電極186、以及介電層188一起形成至少一個去耦電容器以用於減輕電子裝置10在高頻應用中的雜訊。在一些實施例中，底部電極182之第二線段1824(其具有較大之佔用空間)、頂部電極186、以及介電層188一起形成至少一個虛擬電容器以用於預防該去耦電容器失效，其中失效的發生可能是由於第二線段1824與接觸插塞16之間的連接斷開並與第一線段分開，使得施加在電子裝置10之電源無法傳導到第二線段1824。
圖4是流程圖，例示本揭露一些實施例之電子裝置的製造方法300。圖5至圖23是示意圖，例示圖4之製造方法300的多個製造階段。在圖5至圖23中所示之階段也在圖4中的流程圖裡例示。在以下說明內容中，圖5至圖23中所示之製造階段係對照圖4中的流程步驟所說明。
參考圖5，半導體元件12、絕緣層14以及至少一個接觸插塞16係依據圖4中之步驟302所提供。在一些實施例中，半導體元件12可以是任何功能元件，例如預先由至少一個半導體製程所形成之數位裝置元件。在一些實施例中，絕緣層14形成於半導體元件12上並接著被平坦化，舉例來說，可藉由化學機械拋光(CMP)製程而得到平坦上表面142。在一些實施例中，絕緣層14係由二氧化矽(SiO2)所製。在一些實施例中， 絕緣層14舉例來說是使用化學氣相沉積(CVD)製程所形成。在一些實施例中，絕緣層14可以是使用旋轉塗附製程所形成之旋塗式玻璃(SOG)層。
在一些實施例中，接觸插塞16設置於絕緣層14中。在一些實施例中，接觸插塞16之形成步驟包括：(1)提供光阻層(圖未示)於絕緣層14上，(2)進行光刻製程以定義所需之圖案形成絕緣層14中之穿孔144，(3)於絕緣層14上進行蝕刻製程以藉由使用光阻層中之圖案作為遮罩產生穿孔144，其中半導體元件12暴露於穿孔144，以及(5)進行平坦化製程以移除上表面142上方之導電材料，使得接觸插塞16之頂部表面162與上表面142齊平。在此完成結構中，接觸插塞16穿透絕緣層14。在一些實施例中，接觸插塞16實體地且電性地連接至半導體元件12。在一些實施例中，接觸插塞16由導電材料所製，導電材料包含銅、銅合金、鎢或多晶矽。
再參考圖5，在一些實施例中，毯狀底部電極181係依據圖4之步驟304設置於絕緣層14以及接觸插塞16上。在一些實施例中，毯狀底部電極181舉例來說係使用CVD製程所沉積。在一些實施例中，毯狀底部電極181由導電材料所製，導電材料包含鈦、鎢或類似者。
接著，依據圖4之步驟306提供圖案化遮罩210於毯狀底部電極181上，以圖案化毯狀底部電極181。在一些實施例中，圖案化遮罩210具有開口212以暴露毯狀底部電極181之部分。在一些實施例中，係進行圖案化及蝕刻製程以經由開口212移除毯狀底部電極181之部分。因此，可形成圖6及7中所示之第一線段1822以及第二線段1824。在一些實施例中，第一線段1822藉由間隙G與第二線段1824分開。在一些實施例中，包含第一線段1822以及第二線段1824之剩餘底部電極182上的圖案化遮罩 210接著藉由例如濕蝕刻製程移除。
參考圖8，在一些實施例中，依據圖4中之步驟308沉積隔離層184於底部電極182上。在一些實施例中，隔離層184沿第一線段1822以及第二線段1824延伸並設置於間隙G之中。在一些實施例中，隔離層184包含高k材料、氟化氫(HF)或氧化鋯。
參考圖9，在一些實施例中，依據圖4中之步驟310將第一光阻層220塗附在隔離層184上。在一些實施例中，第一光阻層220為正光阻層。在一些實施例中，第一遮罩230還設置於第一光阻層220之上。在一些實施例中，第一遮罩230具有複數個透光區232以及複數個不透光區234，其分別對應於第一光阻層220在後續蝕刻製程中將被移除及保留之部分。
接著，依據圖4中之步驟312進行第一光刻製程，以經由第一遮罩230將第一光阻層220暴露於光化輻射240以提供第一光阻圖案222。參考圖10及圖11，在一些實施例中，第一光阻圖案222是由複數個第一暴露部分2222以及複數個第一未暴露部分2224所構成。在一些實施例中，第一暴露部分2222以及第一未暴露部分2224交錯地沿第一方向x布置。在一些實施例中，第一遮罩230接著從第一光阻圖案222移除。
參考圖12，在一些實施例中，第二光阻層250係依據圖4中之步驟314塗附在第一光阻圖案222上。在一些實施例中，第二光阻層250為正光阻層。在一些實施例中，第二遮罩260還設置於第二光阻層250上方。在一些實施例中，第二遮罩260具有複數個透光區262以及複數個不透光區264，其分別對應於第二光阻層250在後續蝕刻製程中將被移除及保留之部分。在一些實施例中，不透光區264設置於間隙G上方以預防絕 緣層14以及半導體元件12在後續蝕刻製程中被摧毀。
接著，依據圖4中之步驟316進行第二光刻製程，以經由第二遮罩260暴露第二光阻層250至光化輻射270而提供第二光阻圖案252。參考圖13及14，在一些實施例中，第二光阻圖案252是由複數個第二暴露部分2522以及複數個第二未暴露部分2524所構成。在一些實施例中，第二暴露部分2522以及第二未暴露部分2524交錯地沿第二方向y布置，且第二方向y垂直於第一方向x。在一些實施例中，第二遮罩260接著從第二光阻圖案252移除。
參考圖15至圖17，在一些實施例中，依據圖4中之步驟318進行蝕刻製程，以形成複數個溝槽200於隔離層184中。在一些實施例中，使用蝕刻製程以移除第一暴露部分2222、第二暴露部分2522以及隔離層184位於第一暴露部分2222以及第二暴露部分2522相交之交界處的部份，以形成溝槽200。在一些實施例中，蝕刻製程於底部電極182停止。參考圖18，在一些實施例中，可使用灰化製程或濕式去除製程移除第一未暴露部分2224以及第二未暴露部分2524。
參考圖19，在一些實施例中，依據圖4中之步驟320沉積介電層188於絕緣層184上以及溝槽200中。在一些實施例中，介電層188沿隔離層184之頂部表面1842延伸並進入溝槽200。在一些實施例中，介電層188包含氧化物。在一些實施例中，介電層188可使用CVD製程形成。
參考圖20，頂部電極186係依據圖4中之步驟322沉積於介電層188上。因此，可完整形成電子裝置10。在一些實施例中，頂部電極186完全覆蓋介電層188。在一些實施例中，頂部電極186包含銅或銅合金，也可使用其他種導電材料，包含鋁、銀、金、鎢或其組合。在一些實 施例中，頂部電極186之形成方法包含鍍附製程(例如電鍍製程)、CVD製程、物理氣相沉積(PVD)製程或濺鍍製程。
圖21是頂視圖，例示本揭露一些實施例之電子裝置10A；圖22是沿圖21所示之VIII-VIII剖面線之剖視圖；圖23是沿圖21所示之IX-IX剖面線之剖視圖。參考圖21及圖23，電子裝置10A包含半導體元件12、設置於半導體元件12上之絕緣層14、穿透絕緣層14之至少一個接觸插塞16以及設置於絕緣層14以及接觸插塞16上的濾波元件18A。在一些實施例中，濾波元件18A經由接觸插塞16電性接合至半導體元件12。
在一些實施例中，濾波元件18A包含毯狀底部電極181、隔離層184、頂部電極186A、以及介電層188。隔離層184係設置於毯狀底部電極181上。頂部電極186A沿著隔離層184之頂部表面1842延伸並設置於隔離層184之中，其中頂部電極186A係分為彼此分開之第一線段1862以及第二線段1864。介電層188係設置於毯狀底部電極181以及頂部電極186A之間。
在一些實施例中，毯狀底部電極181連接至接觸插塞16。在一些實施例中，間隙G形成於第一線段1862以及第二線段1864之間。在一些實施例中，第一線段1862被第二線段1864所包圍。在一些實施例中，第一線段1862之佔用空間小於第二線段1864。
在一些實施例中，介電層188沿隔離層184之頂部表面1842延伸並進入隔離層184之中以環繞頂部電極186。在一些實施例中，介電層188為共形層。在一些實施例中，介電層188被夾在底部電極182以及頂部電極186之間，使得當低電源施加在半導體元件12以及濾波元件18時，毯狀底部電極181、頂部電極186之第一線段1862、以及介電層188一起形 成至少一個去耦電容器以用於減輕電子裝置10A在高頻應用中的雜訊。在一些實施例中，底部電極182、頂部電極186之第二線段1864、以及介電層188一起形成至少一個虛擬電容器以用於預防該去耦電容器失效，其中失效的發生是由於電源V無法施加到第二線段1824。
圖24是流程圖，例示本揭露一些實施例之電子裝置的製造方法400。圖25至圖36是示意圖，例示圖24之製造方法400的多個製造階段。在圖25至圖36中所示之階段也在圖24中的流程圖裡例示。在以下說明內容中，圖25至圖36中所示之製造階段係對照圖24中的流程步驟所說明。
參考圖25，半導體元件12、絕緣層14以及至少一個接觸插塞16係依據圖24中之步驟402所提供。在一些實施例中，具有平坦上表面142之絕緣層14形成於半導體元件12上，並設置接觸插塞16穿透絕緣層14。
接著，依據圖24之步驟404，毯狀底部電極181設置於絕緣層14以及接觸插塞16上。在一些實施例中，毯狀底部電極181舉例來說係使用CVD製程所沉積。在一些實施例中，依據圖24中之步驟408沉積隔離層184於毯狀底部電極181上。在一些實施例中，隔離層184包含高k材料、氟化氫(HF)或氧化鋯。
再次參考圖25，在一些實施例中，依據圖24中之步驟410將第一光阻層220塗附在隔離層184上。在一些實施例中，第一光阻層220為正光阻層。在一些實施例中，第一遮罩230還設置於第一光阻層220之上。在一些實施例中，第一遮罩230具有複數個透光區232以及複數個不透光區234，其分別對應於第一光阻層220在後續蝕刻製程中將被移除及 保留之部分。接著，依據圖24中之步驟412進行第一光刻製程，以經由第一遮罩230將第一光阻層220暴露於光化輻射240。因此，如圖26及圖27所示，可形成由複數個第一暴露部分2222以及複數個第一未暴露部分2224所構成之第一光阻圖案222。在一些實施例中，第一暴露部分2222以及第一未暴露部分2224交錯地沿第一方向x布置。在一些實施例中，第一遮罩230接著從第一光阻圖案222移除。
參考圖28，在一些實施例中，第二光阻層250係依據圖24中之步驟414塗附在第一光阻圖案222上。在一些實施例中，第二光阻層250為正光阻層。在一些實施例中，第二遮罩260還設置於第二光阻層250上方。在一些實施例中，第二遮罩260具有複數個透光區262以及複數個不透光區264，其分別對應於第二光阻層250在後續蝕刻製程中將被移除及保留之部分。
接著，依據圖24中之步驟416進行第二光刻製程，以經由第二遮罩260暴露第二光阻層250至光化輻射270而提供第二光阻圖案252。因此，如圖29及圖30所示，可形成由複數個第二暴露部分2522以及複數個第二未暴露部分2524所構成之第二光阻圖案252。在一些實施例中，第二暴露部分2522以及第二未暴露部分2524交錯地沿第二方向y布置，且第二方向y垂直於第一方向x。在一些實施例中，第二遮罩260接著從第二光阻圖案252移除。
參考圖31至圖32，在一些實施例中，依據圖24中之步驟418進行蝕刻製程以形成複數個溝槽200。在一些實施例中，使用蝕刻製程以移除第一暴露部分2222、第二暴露部分2522以及隔離層184位於第一暴露部分2222以及第二暴露部分2522相交之交界處的部份，以形成溝槽200。 在一些實施例中，蝕刻製程於毯狀底部電極181停止。參考圖33，在一些實施例中，可使用灰化製程或濕式去除製程移除第一未暴露部分2224以及第二未暴露部分2524。
參考圖34，在一些實施例中，依據圖24中之步驟420沉積介電層188於絕緣層184上以及溝槽200中。在一些實施例中，介電層188沿隔離層184之頂部表面1842共形地延伸並進入溝槽200。在一些實施例中，介電層188包含氧化物。在一些實施例中，介電層188舉例來說可使用CVD製程形成。
參考圖35，頂部電極186係依據圖24中之步驟422沉積於介電層188上。在一些實施例中，頂部電極186完全覆蓋介電層188。在一些實施例中，頂部電極186包含銅或銅合金。在一些實施例中，頂部電極186之形成方法包含鍍附製程、CVD製程、PVD製程或濺鍍製程。
接著，依據圖24中之步驟424提供圖案化遮罩280於頂部電極186上以圖案化頂部電極186。因此，如圖21至圖23所示，電子裝置10A完整形成。參考圖36，在一些實施例中，圖案化遮罩280具有開口282以暴露頂部電極186之部分。在一些實施例中，可進行蝕刻製程以移除頂部電極186之部分。因此，如圖21至圖23所示，可形成第一線段1862以及第二線段1864。在一些實施例中，第一線段1862藉由間隙G與第二線段1864分開。在一些實施例中，包含第一線段1862以及第二線段1864之剩餘頂部電極186A上的圖案化遮罩280接著藉由例如濕蝕刻製程移除。
總結來說，藉由電子裝置10/10A之配置，濾波元件18/18A包含至少一個作用為雜訊濾波器之去耦電容器以及至少一個作用為加強結構以防止去耦電容器失效之虛擬電容器。因此，可有效減少雜訊並改善電 子裝置之操作速度10/10A。
本揭露實施例提供一種電子裝置。該電子裝置包含一半導體元件、一絕緣層、至少一個接觸插塞以及一濾波元件。該絕緣層設置於該半導體元件上。該接觸插塞穿透該絕緣層。該濾波元件設置於該絕緣層以及該接觸插塞上。該濾波元件包括一底部電極、一隔離層、一頂部電極以及一介電層。該底部電極分為一第一線段以及一第二線段，該第一線段與該接觸插塞連接，該第二線段與該第一線段分開。該隔離層設置於該底部電極上。該頂部電極設置於該隔離層中，且該介電層設置於該底部電極以及該頂部電極之間。
本揭露另一實施例提供一種電子裝置。該電子裝置包含一半導體元件、一絕緣層、至少一個接觸插塞以及一濾波元件。該絕緣層設置於該半導體元件上。該接觸插塞穿透該絕緣層。該濾波元件設置於該絕緣層以及該接觸插塞上。該濾波元件包括一毯狀底部電極、一隔離層、一頂部電極以及一介電層。該毯狀底部電極設置於該絕緣層以及該接觸插塞上，且該毯狀底部電極連接至該接觸插塞。該隔離層設置於該毯狀底部電極上。該頂部電極沿該隔離層之頂部表面延伸且設置於該隔離層之中，該頂部電極包含彼此分開之一第一線段以及一第二線段。
本揭露另一實施例提供一種電子裝置之製造方法。該製造方法包含以下步驟：提供一毯狀底部電極；圖案化該毯狀底部電極以形成一第一線段以及與該第一線段分開之一第二線段；沉積一隔離層於該第一線段上、該第二線段上、以及該第一線段與該第二線段之間的一間隙之上；提供一第一光阻層於該隔離層上；暴露該第一光阻層以形成一第一光阻圖案，該第一光阻圖案具有複數個第一暴露部分以及複數個第一未暴露 部分；提供一第二光阻層於該第一光阻圖案上；暴露該第二光阻層以形成一第二光阻圖案，該第二光阻圖案具有複數個第二暴露部分以及複數個第二未暴露部分；進行一蝕刻製程以於該第一暴露部分以及該第二暴露部分相交之交界處形成複數個溝槽；沉積一介電層於該隔離層上以及該溝槽中；以及沉積一頂部電極於該介電層上。
本揭露另一實施例提供一種電子裝置之製造方法。該製造方法包含以下步驟：提供一毯狀底部電極；沉積一隔離層於該毯狀底部電極上；塗附一第一光阻層於該隔離層上；暴露該第一光阻層以形成一第一光阻圖案，該第一光阻圖案具有複數個第一暴露部分以及複數個第一未暴露部分；塗附一第二光阻層於該第一光阻圖案上；暴露該第二光阻層以形成一第二光阻圖案，該第二光阻圖案具有複數個第二暴露部分以及複數個第二未暴露部分；進行一蝕刻製程以於該第一暴露部分以及該第二暴露部分相交之交界處形成複數個溝槽；沉積一介電層於該隔離層上以及該溝槽中；沉積一頂部電極於該介電層上；以及圖案化該頂部電極以形成彼此分開之一第一線段以及一第二線段。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、 機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10         電子裝置 182        底部電極 186        頂部電極 188        介電層 1822      第一線段 1824      第二線段

Claims (12)

  1. 一種電子裝置之製造方法，包括：提供一毯狀底部電極；圖案化該毯狀底部電極以形成一第一線段以及與該第一線段分開之一第二線段；沉積一隔離層於該第一線段上、該第二線段上、以及該第一線段與該第二線段之間的一間隙之上；提供一第一光阻層於該隔離層上；暴露該第一光阻層以形成一第一光阻圖案，該第一光阻圖案具有複數個第一暴露部分以及複數個第一未暴露部分；提供一第二光阻層於該第一光阻圖案上；暴露該第二光阻層以形成一第二光阻圖案，該第二光阻圖案具有複數個第二暴露部分以及複數個第二未暴露部分；進行一蝕刻製程以於該第一暴露部分以及該第二暴露部分相交之交界處形成複數個溝槽；沉積一介電層於該隔離層上以及該溝槽中；以及沉積一頂部電極於該介電層上。
  2. 如請求項1所述之製造方法，其中該第二未暴露部分設置於該間隙之上。
  3. 如請求項1所述之製造方法，其中該第一暴露部分以及該第一未暴露 部分係沿一第一方向交錯地布置，且該第二暴露部分以及該第二未暴露部分係一第二方向交錯地沿布置，該第二方向垂直於該第一方向。
  4. 如請求項1所述之製造方法，還包括在沉積該介電層之步驟前移除該第一未暴露部分以及該第二未暴露部分。
  5. 如請求項1所述之製造方法，其中該介電層為一共形層。
  6. 如請求項1所述之製造方法，還包括：提供一半導體元件；沉積一絕緣層於該半導體元件上；以及在提供該毯狀底部電極之前形成至少一個接觸插塞於該絕緣層中。
  7. 如請求項6所述之製造方法，其中該第一線段接觸該接觸插塞。
  8. 一種電子裝置之製造方法，包括：提供一毯狀底部電極；沉積一隔離層於該毯狀底部電極上；塗附一第一光阻層於該隔離層上；暴露該第一光阻層以形成一第一光阻圖案，該第一光阻圖案具有複數個第一暴露部分以及複數個第一未暴露部分；塗附一第二光阻層於該第一光阻圖案上；暴露該第二光阻層以形成一第二光阻圖案，該第二光阻圖案具有複 數個第二暴露部分以及複數個第二未暴露部分；進行一蝕刻製程以於該第一暴露部分以及該第二暴露部分相交之交界處形成複數個溝槽；沉積一介電層於該隔離層上以及該溝槽中；沉積一頂部電極於該介電層上；以及圖案化該頂部電極以形成彼此分開之一第一線段以及一第二線段。
  9. 如請求項8所述之製造方法，其中該第一暴露部分以及該第一未暴露部分係沿一第一方向交錯地布置，且該第二暴露部分以及該第二未暴露部分係一第二方向交錯地沿布置，該第二方向垂直於該第一方向。
  10. 如請求項8所述之製造方法，還包括在沉積該介電層之步驟前移除該第一未暴露部分以及該第二未暴露部分。
  11. 如請求項8所述之製造方法，其中該介電層為一共形層。
  12. 如請求項8所述之製造方法，還包括：提供一半導體元件；沉積一絕緣層於該半導體元件上；以及在提供該毯狀底部電極之前形成至少一個接觸插塞於該絕緣層中。
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