KR100617060B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100617060B1 KR100617060B1 KR1020040117038A KR20040117038A KR100617060B1 KR 100617060 B1 KR100617060 B1 KR 100617060B1 KR 1020040117038 A KR1020040117038 A KR 1020040117038A KR 20040117038 A KR20040117038 A KR 20040117038A KR 100617060 B1 KR100617060 B1 KR 100617060B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- interlayer insulating
- semiconductor substrate
- forming
- trench
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 40
- 239000011810 insulating material Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 239000000126 substance Substances 0.000 claims abstract description 17
- 238000007517 polishing process Methods 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 239000005368 silicate glass Substances 0.000 claims description 5
- 150000004760 silicates Chemical class 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 64
- 238000005530 etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 층간 절연막의 보이드를 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 상기 반도체 기판을 노출시키는 제 1 트랜치를 갖는 제 1 층간 절연막을 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 금속층을 형성하고, 이를 화학기계적연마 공정을 통해 패터닝하여, 상기 제 1 트랜치 내부에 하부 전극을 형성하는 단계; 상기 하부 전극을 노출시키는 제 2 트랜치를 갖는 제 2 층간 절연막을 상기 제 1 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 2 트랜치 내부에 하부 절연막을 형성하는 단계;상기 하부 절연막을 노출시키는 제 3 트랜치를 갖는 제 3 층간 절연막을 상기 제 2 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 2 금속층을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 3 트랜치 내부에 상부 전극을 형성하는 단계: 및, 상기 결과물이 형성된 반도체 기판의 전면에 제 2 절연물질을 형성하는 단계를 포함하여 이루어지는 것이다
반도체 소자, MIM 커패시터, 층간 절연막
Description
도 1a 내지 도 1f는 종래의 MIM 커패시터의 제조방법은 나타낸 공정 단면도
도 2는 층간 절연막상에 발생하는 보이드(void)를 설명하기 위한 도면
도 3은 본 발명의 실시예에 따른 반도체 소자의 구성도
도 4a 내지 도 4p는 본 발명의 실시예에 따른 MIM 커패시터의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
300 : 반도체 기판 310a : 제 1 층간 절연막
312a : 제 2 층간 절연막 314a : 제 3 층간 절연막
316a : 제 4 층간 절연막 311a : 하부 전극
315a : 상부 전극 313a : 하부 절연막
317a : 상부 절연막
본 발명은 반도체 소자에 관한 것으로, 특히 층간 절연막의 보이드를 방지할 수 있는 반도체 소자의 제조방법에 대한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 Chip내에 메모리 셀 어레이부, 예컨 대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/ 하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는
공핍층(depletion region)으로 인하여 커패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 커패시터의 구조를 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)로
변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.
이하, 첨부된 도면을 참조하여 종래의 MIM 커패시터를 갖는 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 MIM 커패시터의 제조방법은 나타낸 공정 단면도이다.
먼저, 도 1a 에 도시된 바와 같이, 절연막(110)이 형성된 반도체 기판(100)상에 차례로, 상부 금속층(113), 제 1 절연물질(112), 및 제 2 절연물질(114)을 차례로 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 구조물을 포함한 반도체 기판(100)의 전면에 포토레지스트를 도포하고, 이를 포토 및 현상 공정을 통해 패터닝하여 상기 제 2 절연물질(114)상에 제 1 포토레지스트 패턴(PR1)을 형성한다.
이후, 도 1c에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(PR1)을 마스크로 하여, 상기 제 1 절연물질(114) 및 상부 금속층(113)을 차례로 식각하여, 상부 절연막(113a) 및 상부 전극(113a)을 형성한다.
다음으로, 도 1d에 도시된 바와 같이, 제 1 포토레지스트 패턴(PR1)을 제거하고, 상기 구조물이 형성된 반도체 기판(100)의 전면에 다시 포토레지스트를 도포하고, 이를 포토 및 현상 공정을 통해 패터닝하여, 상기 상부 절연막(113a) 및 상부 전극(113a)을 덮도록 상기 제 1 절연물질(112)상에 제 2 포토레지스트 패턴(PR2)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 상기 제 2 포토레지스트 패턴(PR2)을 마스크로 하여, 상기 제 1 절연물질(112) 및 하부 금속층(112)을 차례로 식각하여, 제 1 절연막(112a) 및 하부 전극(111a)을 형성한다.
다음으로, 도 1f에 도시된 바와 같이, 상기 구조물이 형성된 반도체 기판 (100)의 전면에 층간 절연막(150)을 형성한다.
그러나, 종래의 MIM 커패시터에는 다음과 같은 문제점이 있었다.
도 2는 층간 절연막상에 발생하는 보이드(void)를 설명하기 위한 도면이다.
일반적으로, 종래에는 상기 제 1 절연물질(112) 및 하부 금속층(112)을 식각하는데 있어서, 반응성 이온식각(RIE; reactive ion etching)을 사용하는데, 이때, 상기 제 1 절연물질(112)과 하부 금속층(112)간의 계면과, 상기 제 1 절연물질(112)과 상부 금속층(113)간의 계면간의 식각율이 서로 다르기 때문에, 상기 제 1 절연물질(112)을 식각하여 형성된 하부 절연막(112a)의 가장자리가 역 테이퍼 형상을 이룬다. 이와 마찬가지로, 상부 절연막(113a)도 역 테이퍼 형상을 갖는다.
따라서, 상기 역 테이퍼 형상으로 인해, 상기 역 테이퍼 형상에 위치한 층간 절연막 부분(A)에 보이드(Void)가 발생하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 상부 절연막과 하부 절연막 형성시, 종래의 식각방법 대신에 화학기계적연마 방법을 사용함으로써, 상기 상부 절연막 및 하부 절연막에 역 테이퍼가 발행하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 상기 반도체 기판을 노출시키는 제 1 트랜치를 갖는 제 1 층간 절연막을 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 금 속층을 형성하고, 이를 화학기계적연마 공정을 통해 패터닝하여, 상기 제 1 트랜치 내부에 하부 전극을 형성하는 단계; 상기 하부 전극을 노출시키는 제 2 트랜치를 갖는 제 2 층간 절연막을 상기 제 1 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 1 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 2 트랜치 내부에 하부 절연막을 형성하는 단계; 상기 하부 절연막을 노출시키는 제 3 트랜치를 갖는 제 3 층간 절연막을 상기 제 2 층간 절연막상에 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 제 2 금속층을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 3 트랜치 내부에 상부 전극을 형성하는 단계: 및, 상기 결과물이 형성된 반도체 기판의 전면에 제 2 절연물질을 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
여기서, 상기 제 3 층간 절연막은 상기 하부 절연막을 소정부분 중첩하는 것을 특징으로 한다.
상기 제 1 층간 절연막 및 하부 절연막은 수소화된 실리콘으로 이루어지는 것을 특징으로 한다.
상기 제 2 층간 절연막 및 제 3 층간 절연막은 FSG(Fluorinated Silicate Glass)로 이루어진 것을 특징으로 한다.
상기 제 2 절연물질을 패터닝하여, 상기 상부 전극을 노출시키는 제 3 트랜치를 갖는 제 4 층간 절연막을 형성하는 단계; 상기 결과물이 형성된 반도체 기판의 전면에 3 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 패터닝하여, 상기 제 3 트랜치 내부에 상부 절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
상기 제 3 층간 절연막은 FSG(Fluorinated Silicate Glass)로 이루어진 것을 특징으로 한다.
상기 상부 절연막은 수소화된 실리콘으로 이루어지는 것을 특징으로 한다.
상기 반도체 기판과 상기 제 1 층간 절연막 사이, 및 상기 반도체 기판과 상기 하부 전극 사이에 절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 구성도이다.
본 발명의 실시예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, 반도체 기판(300)과, 상기 반도체 기판(300)상에 형성된 제 1 층간 절연막(310a)과, 상기 제 1 층간 절연막(310a) 사이에 형성된 하부 전극(311a)과, 상기 제 1 층간 절연막(310a)상에 형성된 제 2 층간 절연막(312a)과, 상기 제 2 층간 절연막(312a) 사이에 형성된 하부 절연막(313a)과, 상기 제 2 층간 절연막(312a)상에 형성되는 제 3 층간 절연막(314a)과, 제 3 층간 절연막(314a) 사이에 형성된 상부 전극(315a)과, 상기 제 3 층간 절연막(314a) 상에 형성된 제 4 층간 절연막(316a)과, 상기 제 4 층간 절연막(316a) 사이에 형성된 상부 절연막(317a)을 포함한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세 히 설명하면 다음과 같다.
도 4a 내지 도 4p는 본 발명의 실시예에 따른 MIM 커패시터의 제조방법을 나타낸 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(300)상에 제 1 절연물질(310)을 증착한다.
이후, 도 4b에 도시된 바와 같이, 상기 제 1 절연물질(310)을 포토 및 식각공정을 통해 패터닝하여 제 1 층간 절연막(310a)을 형성한다. 이때, 상기 제 1 층간 절연막(310a)에는 상기 반도체 기판(300)의 소정 부분을 노출시키는 제 1 트랜치(401)가 형성된다.
여기서, 상기 제 1 절연물질(310)은 수소화된 실리콘(SiH4)을 사용할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)상에 하부 금속층(311)을 증착한다.
다음으로, 도 4d에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 1 층간 절연막(310a)이 노출될 때까지 상기 하부 금속층(311)을 평탄화한다. 그러면, 상기 제 1 트랜치(401) 내부에 하부 전극(311a)이 형성된다.
이후, 도 4e에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 2 절연물질(312)을 증착한다.
다음으로, 도 4f에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 제 2 절연물질(312)을 패터닝하여, 상기 제 1 층간 절연막(310a)상에 제 2 층간 절연막 (312a)을 형성한다.
이때, 상기 제 2 층간 절연막(312a)이 형성되면서, 상기 하부 전극(311a)을 노출시키는 제 2 트랜치(402)가 형성된다.
여기서, 상기 제 2 절연물질(312)은 플루오르화 규산염 유리를 사용할 수 있다.
이후, 도 4g에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 3 절연물질(313)을 증착한다.
다음으로, 도 4h에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 2 층간 절연막(312a)이 노출될 때까지 상기 제 3 절연물질(313)을 평탄화한다. 그러면, 상기 제 2 트랜치(402) 내부에 하부 절연막(313a)이 형성된다.
이후, 도 4i에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 4 절연물질(314)을 형성한다.
다음으로, 도 4j에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 제 4 절연물질(314)을 패터닝하여, 상기 제 2 층간 절연막(312a)상에 제 3 층간 절연막(314a)을 형성한다. 여기서, 상기 제 3 층간 절연막(314a)은 상기 하부 절연막(312a)의 소정 부분을 덮도록 형성된다.
이때, 상기 제 3 층간 절연막(314a)이 형성되면서, 상기 하부 절연막(312a)을 노출시키는 제 3 트랜치(403)가 형성된다.
이후, 도 4k에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 상부 금속층(315)을 형성한다.
다음으로, 도 4l에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 3 층간 절연막(314a)이 노출될 때까지 상기 상부 금속층(315)을 평탄화한다. 그러면, 상기 제 3 트랜치(403) 내부에 상부 전극(315a)이 형성된다.
이어서, 도 4m에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 5 절연물질(316)을 형성한다.
다음으로, 도 4n에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 제 5 절연물질(316)을 패터닝하여, 상기 제 3 층간 절연막(314a)상에 제 4 층간 절연막(316a)을 형성한다.
이때, 상기 제 4 층간 절연막(316a)이 형성되면서, 상기 상부 전극(315a)을 노출시키는 제 4 트랜치(404)가 형성된다.
이어서, 도 4o에 도시된 바와 같이, 상기 결과물이 형성된 반도체 기판(300)의 전면에 제 5 절연물질(317)을 증착한다.
다음으로, 도 4p에 도시된 바와 같이, 화학적기계적연마 공정을 진행하여 상기 제 4 층간 절연막(316a)이 노출될 때까지 상기 제 5 절연물질(317)을 평탄화한다. 그러면, 상기 제 4 트랜치(404) 내부에 상부 절연막(317a)이 형성된다.
이와 같이 하여 MIM 커패시터가 완성된다.
한편, 도면에 도시하지 않았지만, 상기 반도체 기판(300)과 상기 하부 전극(311a)의 사이, 그리고 상기 반도체 기판(300)과 상기 제 1 층간 절연막(310a) 사이에 절연막을 더 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자에는 다음과 같은 효과가 있다.
본 발며에서는 상부 절연막 하부 절연막 공정시 종래의 식각공정을 사용하지 않고, 화학기계적연마 방법을 사용하기 때문에, 상기 상부 절연막 및 하부 절연막에 역 테이퍼가 발생하는 것을 방지할 수 있다.
Claims (8)
- 반도체 기판상에 상기 반도체 기판을 노출시키는 제 1 트랜치를 갖는 제 1 층간 절연막을 형성하는 단계;상기 결과물이 형성된 반도체 기판의 전면에 제 1 금속층을 형성하고, 이를 화학기계적연마 공정을 통해 평탄화하여, 상기 제 1 트랜치 내부에 하부 전극을 형성하는 단계;상기 하부 전극을 노출시키는 제 2 트랜치를 갖는 제 2 층간 절연막을 상기 제 1 층간 절연막상에 형성하는 단계;상기 결과물이 형성된 반도체 기판의 전면에 제 1 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 평탄화하여, 상기 제 2 트랜치 내부에 하부 절연막을 형성하는 단계;상기 하부 절연막을 노출시키는 제 3 트랜치를 갖는 제 3 층간 절연막을 상기 제 2 층간 절연막상에 형성하는 단계;상기 결과물이 형성된 반도체 기판의 전면에 제 2 금속층을 형성하고, 이를 화학적기계연마 공정을 통해 평탄화하여, 상기 제 3 트랜치 내부에 상부 전극을 형성하는 단계: 및,상기 결과물이 형성된 반도체 기판의 전면에 제 2 절연물질을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소지의 제조방법.
- 제 1 항에 있어서,상기 제 3 층간 절연막은 상기 하부 절연막을 소정부분 중첩하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 및 하부 절연막은 수소화된 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막 및 제 3 층간 절연막은 FSG(Fluorinated Silicate Glass)로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연물질을 패터닝하여, 상기 상부 전극을 노출시키는 제 3 트랜치를 갖는 제 4 층간 절연막을 형성하는 단계;상기 결과물이 형성된 반도체 기판의 전면에 3 절연물질을 형성하고, 이를 화학적기계연마 공정을 통해 평탄화하여, 상기 제 3 트랜치 내부에 상부 절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 3 층간 절연막은 FSG(Fluorinated Silicate Glass)로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 상부 절연막은 수소화된 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판과 상기 제 1 층간 절연막 사이, 및 상기 반도체 기판과 상기 하부 전극 사이에 절연막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117038A KR100617060B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117038A KR100617060B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060079279A KR20060079279A (ko) | 2006-07-06 |
| KR100617060B1 true KR100617060B1 (ko) | 2006-08-30 |
Family
ID=37170933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117038A KR100617060B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100617060B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929459B1 (ko) * | 2007-12-27 | 2009-12-02 | 주식회사 동부하이텍 | 반도체 소자의 캐패시터 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142593A (ja) | 2001-08-01 | 2003-05-16 | Samsung Electronics Co Ltd | 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法 |
| JP2003218228A (ja) | 2001-12-05 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体装置及びその形成方法 |
| JP2004119813A (ja) | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2004214550A (ja) | 2003-01-08 | 2004-07-29 | Renesas Technology Corp | 半導体装置の製造方法 |
-
2004
- 2004-12-30 KR KR1020040117038A patent/KR100617060B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142593A (ja) | 2001-08-01 | 2003-05-16 | Samsung Electronics Co Ltd | 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法 |
| JP2003218228A (ja) | 2001-12-05 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体装置及びその形成方法 |
| JP2004119813A (ja) | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2004214550A (ja) | 2003-01-08 | 2004-07-29 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060079279A (ko) | 2006-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100698089B1 (ko) | 커패시터를 갖는 반도체 소자 및 이의 제조방법 | |
| US7560795B2 (en) | Semiconductor device with a capacitor | |
| KR20050071149A (ko) | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 | |
| KR100897824B1 (ko) | 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법 | |
| KR100679257B1 (ko) | 매립형 커패시터의 제조방법 | |
| KR100617060B1 (ko) | 반도체 소자의 제조방법 | |
| KR100515378B1 (ko) | 박막 커패시터 제조 방법 | |
| KR100641983B1 (ko) | 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법 | |
| KR100485167B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100782790B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100798270B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20090069543A (ko) | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 | |
| KR20090064805A (ko) | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 | |
| KR100593957B1 (ko) | 인버스 구조의 ｍｉｍ 커패시터를 이용한 ｒｆ 아날로그디바이스의 제조 방법 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100910006B1 (ko) | 반도체 소자의 커패시터 형성 방법 | |
| KR100248811B1 (ko) | 반도체 소자 제조 방법 | |
| KR100368976B1 (ko) | 반도체 소자의 캐패시터 및 그 제조방법 | |
| TW202407877A (zh) | 半導體結構及其製造方法 | |
| KR100816245B1 (ko) | 커패시터 및 그 제조방법 | |
| KR100688724B1 (ko) | 고용량 ｍｉｍ 구조 커패시터 제조방법 | |
| KR20020083577A (ko) | 반도체 장치의 커패시터의 제조방법 | |
| KR20000027651A (ko) | 에스오아이(soi)구조를 갖는 반도체 소자 제조방법 | |
| KR19990061054A (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20060083505A (ko) | 커패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120726 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |