KR100929459B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자의 캐패시터는, 반도체 기판 상에 배치된 하부전극을 포함하는 하부 절연층; 상기 하부 절연층 상에 배치된 캐패시터 절연층; 상기 캐패시터 절연층 상에 배치되고 상기 하부전극에 대응하는 영역에 트랜치를 가지는 제1 절연층; 상기 제1 절연층 보다 낮은 높이를 가지도록 상기 트랜치 내부에 배치된 상부전극; 상기 트랜치 내부의 상기 상부전극 상에 배치된 리세스홈; 및 상기 리세스홈을 포함하는 제1 절연층 상에 배치된 제2 절연층을 포함한다.
반도체 소자, 캐패시터, 절연층
Description
실시예에서는 반도체 소자의 캐패시터 및 그 제조방법이 개시된다.
반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(Capacitor)가 로직회로와 함께 집적화된 반도체 소자가 연구 개발 제품으로 사용되고 있다. CMOS(Complementary Metal Oxide Silicon) 로직에서 사용되는 아날로그 캐패시터는 PIP(Polysilicon Insulator Polysilicon) 또는 MIM(Metal-Insulator-Metal) 형태가 주로 사용된다.
MIM형 캐패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 캐패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다.
MIM 캐패시터는 이미지 센서의 아날로그 회로의 노이즈를 감소시키기 위하여 사용되고 있다.
상기 캐패시터는 하부배선 상부의 절연층 상에 금속층을 형성한 후 식각 마스크에 의한 식각공정을 통하여 상부전극(Capacitance for Top Metal)을 형성하고, 상기 상부전극 상으로 층간 절연막이 형성된다. 이때, 상기 상부전극과 층간 절연막은 접착력이 좋지 않아서 열 공정 후에 상기 상부전극과 층간 절연막 사이의 열팽창율 차이로 상기 층간 절연막의 일부가 떨어져 나가 써클 디펙트(circle defect)의 요인이 될 수 있다. 특히, 이러한 문제는 상기 상부전극의 에지 부분에서 주로 발생되며, 상기 상부전극의 모서리 영역에서 휨정도(curvature)가 크므로 상기 상부전극의 모서리 주변의 층간 절연막에 더 큰 스트레스가 발생된다. 이로 인해 상기 층간 절연막의 필링(peeling)을 더욱 가속시킬 수 있다.
실시예에서는 캐패시터의 상부전극과 층간 절연막의 접착성을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자의 캐패시터는, 반도체 기판 상에 배치된 하부전극을 포함하는 하부 절연층; 상기 하부 절연층 상에 배치된 캐패시터 절연층; 상기 캐패시터 절연층 상에 배치되고 상기 하부전극에 대응하는 영역에 트랜치를 가지는 제1 절연층; 상기 제1 절연층 보다 낮은 높이를 가지도록 상기 트랜치 내부에 배치된 상부전극; 상기 트랜치 내부의 상기 상부전극 상에 배치된 리세스홈; 및 상기 리세스홈을 포함하는 제1 절연층 상에 배치된 제2 절연층을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 제조방법은, 반도체 기판 상에 하부전극을 포함하는 하부 절연층을 형성하는 단계; 상기 하부 절연층 상에 캐패시터 절연층을 형성하는 단계; 상기 캐패시터 절연층 상에 상기 하부전극에 대응하는 영역에 트랜치를 가지는 제1 절연층을 형성하는 단계; 상기 트랜치 내부에 상기 제1 절연층보다 낮은 높이를 가지는 상부전극을 형성하는 단계; 및 상기 트랜치 및 상부전극을 포함하는 상기 제1 절연층 상에 배치된 제2 절연층을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자의 캐패시터 및 그 제조방법에 의하면, 캐패시터 상부전극과 절연층의 접착력을 강화시켜 써클 디펙스와 같은 파티클 발생을 차단시켜 소자의 품질을 향상시킬 수 있다.
실시예에 따른 반도체 소자의 캐패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다. 실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 5는 실시예에 따른 반도체 소자의 캐패시터를 나타내는 단면도이다.
실시예에 따른 반도체 소자의 캐패시터는, 반도체 기판(10) 상에 배치된 하부전극(30)을 포함하는 하부 절연층(20)과, 상기 하부 절연층(20) 상에 배치된 캐패시터 절연층(40)과, 상기 캐패시터 절연층(40) 상에 배치되고 상기 캐패시터 하부전극(30)에 대응하는 영역에 트랜치(55)를 가지는 제1 절연층(50)과, 상기 제1 절연층(50) 보다 낮은 높이를 가지도록 상기 트랜치(55) 내부에 배치된 상부전극(65)과, 상기 트랜치(55) 내부의 상기 상부전극(65) 상에 배치된 리세스홈(67) 및 상기 리세스홈(67)을 포함하는 제1 절연층(50) 상에 배치된 제2 절연층(70)을 포함한다.
상기 상부전극(65)은 텅스텐(W), 티타늄(Ti) 및 티타늄 나이트라이드(TiN) 중 적어도 어느 하나로 형성될 수 있다.
실시예에 따른 반도체 소자의 캐패시터에 의하면, 상부전극이 제1 절연층의 트랜치의 내부에 형성되어 그 모서리 영역이 노출되지 않으므로 에지 영역에서의 써클 디펙트를 방지할 수 있다
도 1 내지 도 5를 참조하여, 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 1을 참조하여, 반도체 기판(10) 상에 하부전극(30)을 포함하는 하부 절연층(20)이 형성된다.
도 1에 도시되지는 않았지만, 상기 반도체 기판(10)에는 액티브 영역을 정의하기 위한 소자분리 영역을 형성하고, 상기 액티브 영역 상에는 트랜지스터의 소스/드레인 및 게이트 전극을 형성할 수 있다. 또한, 이미지 센서의 경우 포토다이오드를 포함하는 단위픽셀이 형성될 수 있다.
그리고, 상기 반도체 기판(10) 상에 상기 하부전극(30)을 포함하는 하부 절연층(20)이 형성된다. 예를 들어, 상기 하부 절연층(20)은 산화막 또는 질화막으로 형성될 수 있다. 또한, 상기 하부전극(30)은 구리 또는 알루미늄으로 형성될 수 있다. 상기 하부전극(30)은 주변의 금속배선(미도시)이 형성될 때 함께 형성될 수 있다. 상기 하부전극(30)의 표면은 상기 하부 절연층(20)과 동일한 높이로 형성되어 노출될 수 있다.
상기 하부 절연층(20) 상에 캐패시터 절연층(40) 및 제1 절연층(50)이 형성된다. 예를 들어, 상기 캐패시터 절연층(40)은 질화막(Si3N4)으로 형성될 수 있다. 또한, 상기 제1 절연층(50)은 산화막 또는 질화막으로 형성될 수 있다.
도 2를 참조하여, 상기 제1 절연층(50)에 트랜치(55)가 형성된다. 상기 트랜치(55)는 상기 하부전극(30)에 대응하는 상기 캐패시터 절연층(40)의 표면을 노출시킬 수 있다.
상기 트랜치(55)는 상기 제1 절연층(50) 상으로 포토레지스트 필름(미도시)을 도포하여 트렌치 또는 비아 영역을 정의하는 마스크를 사용한 사진 및 식각 공정으로 포토레지스트 패턴(100)을 형성한다. 이때, 상기 포토레지스트 패턴(100)은 상기 하부전극(30)에 대응하는 상기 제1 절연층(50)의 표면을 노출시키고 나머지 영역은 가리도록 형성될 수 있다. 상기 포토레지스트 패턴(100)을 식각마스크로 사용하여 상기 제1 절연층(50)을 식각하면 상기 캐패시터 절연층(40)을 노출시키는 트랜치(55)가 형성된다.
도 3을 참조하여, 상기 트랜치(55)를 포함하는 제1 절연층(50) 상에 금속층(60)이 형성된다. 예를 들어, 상기 금속층(60)은 티타늄(Ti), 티타늄 나이트라이드(TiN) 및 텅스텐(W)을 포함하는 도전성 물질로 형성될 수 있다. 상기 금속층(60)은 PVD 공정에 의하여 상기 트랜치(55)가 채워질 때까지 형성될 수 있다.
도 4를 참조하여, 상기 트랜치(55) 내부에 상부전극(65)이 형성된다. 상기 상부전극(65)은 상기 트랜치(55)의 표면보다 낮은 높이로 형성될 수 있다. 즉, 상기 상부전극(65)과 상기 제1 절연층(50)에 단차가 형성되어 상기 트랜치(55) 내부의 상부전극(65) 상부에는 리세스홈(67)이 형성된다.
상기 상부전극(65)은 상기 금속층(60)에 대한 평탄화 공정에 의하여 형성될 수 있다. 예를 들어, 상기 상부전극(65)은 상기 금속층(60)에 대한 CMP 공정을 진행하여 형성될 수 있다. 특히, 상기 CMP 공정시 상기 금속층(60)이 과식각(over etch)되도록 진행함으로써 상기 상부전극(65)은 상기 트랜치(55)의 내부에 형성될 수 있다. 예를 들어, 상기 CMP 공정시 상기 제1 절연층(50)과 상기 금속층(60)의 연마비는 1:2 일 수 있다.
따라서, 상기 상부전극(65)은 상기 트랜치(55) 내부에 형성되며 상기 제1 절연층(50)의 표면보다 낮은 높이로 형성될 수 있다. 또한, 상기 상부전극(65)은 상기 금속층(60)에 대한 과식각 공정에 의하여 형성된 것이므로 상기 상부전극(65) 상부의 트랜치(55) 영역에는 리세스홈(67)이 형성될 수 있다. 특히, 상기 CMP 공정시 상기 금속층(60)이 과식각되므로 상기 트랜치(55)의 모서리 영역도 식각될 수 있다.
따라서, 상기 반도체 기판(10) 상에 하부전극(30), 캐패시터 절연층(40) 및 상부전극(65)으로 이루어지는 캐패시터가 형성된다.
특히, 상기 상부전극(65)이 상기 제1 절연층(50)의 표면보다 낮은 높이로 형성되고 상기 트랜치(55) 내부에 형성될 수 있다. 따라서, 상기 상부전극(65)의 모서리 영역은 노출되지 않고 상기 리세스홈(67)에 의하여 상기 트랜치(55)의 측면 영역이 노출될 수 있다.
도 5를 참조하여, 상기 상부전극(65)을 포함하는 제1 절연층(50) 상에 제2 절연층(70)이 형성된다. 상기 제2 절연층(70)은 상기 제1 절연층(50)과 동일한 물질로 형성될 수 있다. 상기 제2 절연층(70)은 상기 상부전극(65) 상부의 리세스 홈(67)을 채우면서 상기 제1 절연층(50) 상에 형성된다.
상기 상부전극이 상기 트랜치 내부에 형성되어 상기 제1 절연층과 상기 제2 절연층의 접촉면적이 확장되므로 접착력이 향상될 수 있다.
또한, 상기 상부전극은 상기 트랜치 내부에 증착공정에 의하여 형성된 후 상기 트랜치 내부에 형성되므로 서클 디펙트와 같은 필링현상을 방지할 수 있다. 즉, 상기 상부전극과 절연층간의 열팽창 계수 차이에서 오는 스트레스를 상기 제1 및 제2 절연층의 접합 구조에 의하여 해결할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 5는 실시예에 따른 반도체 소자의 캐패시터 제조공정을 나타내는 단면도이다.
Claims (6)
- 반도체 기판 상에 배치된 하부전극을 포함하는 하부 절연층;상기 하부 절연층 상에 배치된 캐패시터 절연층;상기 캐패시터 절연층 상에 배치되고 상기 하부전극에 대응하는 영역에 트랜치를 가지는 제1 절연층;상기 제1 절연층 보다 낮은 높이를 가지도록 상기 트랜치 내부에 배치된 상부전극;상기 트랜치 내부의 상기 상부전극 상에 배치된 리세스홈; 및상기 리세스홈을 포함하는 제1 절연층 상에 배치된 제2 절연층을 포함하는 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 하부전극 또는 상부전극은 텅스텐(W), 티타늄(Ti) 및 티타늄 나이트라이드(TiN) 중 적어도 어느 하나로 형성된 반도체 소자의 캐패시터.
- 반도체 기판 상에 하부전극을 포함하는 하부 절연층을 형성하는 단계;상기 하부 절연층 상에 캐패시터 절연층을 형성하는 단계;상기 캐패시터 절연층 상에 상기 하부전극에 대응하는 영역에 트랜치를 가지는 제1 절연층을 형성하는 단계;상기 트랜치 내부에 상기 제1 절연층보다 낮은 높이를 가지는 상부전극을 형성하는 단계; 및상기 트랜치 및 상부전극을 포함하는 상기 제1 절연층 상에 배치된 제2 절연층을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제3항에 있어서,상기 상부전극을 형성하는 단계는,상기 제1 절연층의 트랜치가 채워지도록 금속층을 형성하는 단계;상기 금속층에 대한 화학 기계적 연마(CMP) 공정을 진행하는 단계를 포함하며,상기 화학 기계적 연막 공정시 상기 금속층이 과식각 되도록 하여 상기 상부전극 상에 리세스홈을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제4항에 있어서,상기 제2 절연층은 상기 리세스홈을 포함하는 제1 절연층 상에 형성되는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 하부전극 또는 상부전극은 텅스텐(W), 티타늄(Ti) 및 티타늄 나이트라 이드(TiN) 중 적어도 어느 하나로 형성된 반도체 소자의 캐패시터 제조방법.
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