KR20000027651A - 에스오아이(soi)구조를 갖는 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 에스오아이(SOI) 구조를 갖는 반도체 소자 제조방법에 관한것으로, 소자분리 절연막 아래의 상부 반도체 기판의 두께를 두껍게 하는 반면, 소오스/드레인 영역이 매몰절연막에 닿도록 형성하여 그로인하여 몸체 콘택 (Body Contact)을 가지는 소자를 제조하되 웰(Well)저항을 줄여주면서, 접합의 용량(Capacitance)을 감소시켜 소자의 동작 속도를 향상시킬수 있는 에스오아이(SOI) 구조를 갖는 반도체 소자 제조방법에 관한 것이다.
Description
본 발명은 에스오아이(SOI:Silicon On Insulator) 구조를 갖는 반도체 소자 제조방법에 관한것으로, 특히 몸체 콘택 (Body Contact)을 가지는 소자를 제조하되 웰(Well)저항을 줄여주면서, 접합의 용량(Capacitance)을 감소시켜 소자의 동작 속도를 향상시킬수 있는 에스오아이(SOI) 구조를 갖는 반도체 소자 제조방법에 관한 것이다.
고집적 고속 소자로 에스오아이(이하에서는 SOI이라 함) 구조를 갖는 반도체 소자를 사용하는 경우가 늘어나고 있다. 그런데 일반적인 SOI의 구조를 갖는 소자는 기판 전압을 인가하지 않기 때문에, 소자 특성상 문제점을 가지고 있다.
따라서, 일반적인 몸체 콘택 SOI 실리콘은 소자 분리 절연막 아래의 실리콘 층을 통한 전기적 연결을 사용하는데, 이 실리콘 층이 얇아서 효과적인 몸체 콘택 효과를 나타내는데 어려움이 있다.
도1a 및 도1b는 종래 기술에 SOI 구조를 갖는 반도체 소자의 제조방법을 도시한 단면도이다.
도1a를 참조하면, 하부 반도체 기판(1), 매몰절연막(2), 상부 반도체 기판(3)으로 이루어진 SOI 구조의 상부 반도체 기판 상부에 소자 사이의 분리하는 소자분리막(4)을 형성한 후, 게이트 절연막(5)을 형성한다.
도1b를 참조하면, 게이트 전극(6)을 형성하고, 소오스/드레인 영역(7)과 기판 콘택 위한 기판 콘택영역(7A)을 형성하고, 소정의 공정을 거쳐 층간 절연막(8)을 형성하고, 상기 층간 절연막(8)을 식각하여 소오스/드레인 영역(7)과 기판 콘택 위한 기판 콘택영역(7A)이 노출되는 콘택홀(9)을 형성한 후, 금속 배선(10)을 형성하여 소자를 제조한 것이다.
도1에 도시된 바와 같이 종래 기술은 기판 콘택 영역(7A)과 트랜지스터의 몸체(Body) 기판이 소자분리막(4) 아래의 얇은 기판을 통해서 전기적으로 연결되므로, 소자에 큰 저항이 연결된 것과 동일한 효과를 가지게 되는 단점이 있다.
또한 소오스/드레인 영역(7)과 매몰절연막(2) 사이에 상부 반도체 기판(3)이 존재함에 따라, SOI 기판 구조의 장점인 접합 용량 감소 효과가 반감되는 단점도 있다.
따라서 본 발명은 종래 기술에 비해 몸체 콘택이 보다 두꺼운 반도체막을 통해 이루어지면서도 접합 용량이 작아지도록 하는 SOI 구조를 갖는 반도체 소자를 제조하는데 그 목적이 있다.
도1a 및 도1b는 종래 기술에 SOI 구조를 갖는 반도체 소자의 제조방법을 도시한 단면도이다.
도2a 내지 도2e는 본 발명에 따른 SOI 구조를 갖는 반도체 소자를 제조하는 공정을 도시한 단면도이다.
도3a 내지 도3b는 본 발명의 다른 실시예에 따른 SOI 구조를 갖는 반도체 소자를 제조하는 공정을 도시한 단면도이다.
※도면의 주요부분에 대한 부호설명
1, 11 : 하부 반도체 기판 2, 12 : 매몰절연막
3, 13 : 상부 반도체 기판 25 : 절연막
5, 21 : 게이트 절연막 30 : 게이트전극용 제1도전층
31 : 게이트전극용 제2 도전층 7, 16 : 소오스/드레인 영역
7A, 16A : 기판 콘택영역 9, 33, 34 : 콘택홀
10, 40 : 금속배선
상기한 목적을 달성하기 위한 본 발명은 SOI 기판 구조를 갖는 반도체 소자 제조방법에 있어서, 하부 반도체 기판/매몰 절연막/상부 반도체 기판으로 적층된 SOI 기판에서 상기 상부 반도체 기판 상부에 절연막을 형성하는 공정과,
소오스/드레인 영역과 기판 콘택영역이 형성될 부분에 있는 절연막을 식각하고, 그하부의 상부 반도체 기판의 일정 두께를 식각하는 공정과,
게이트 절연막을 형성하고, 게이트전극용 제1 도전층을 형성하는 공정과,
상기 제1 도전층을 화학-기계연마법으로 상기 절연막 상부면까지 연마하여 평탄화시키는 공정과,
게이트전극용 제2 도전층을 형성하는 공정과,
게이트전극 마스크를 이용한 식각 공정으로 상기 제1 및 제2 도전층을 식각하여 게이트 전극을 형성하는 공정과,
반도체 기판에 소오스/드레인 영역과 기판 콘택 영역을 형성하는 공정과,
층간 절연막을 형성하고, 상기 층간절연막을 식각하여 상기 소오스/드레인 영역과 기판 콘택 영역이 노출되는 콘택홀을 각각 형성하는 공정과,
상기 콘택홀에 채워지는 금속 배선을 형성하는 공정을 포함한다.
상기 기판 상부에 절연막을 형성할 때 절연막을 증착하거나 산화 공정으로 기판을 산화시켜 산화막을 형성하며, 상기 소오스/드레인 영역과 기판 콘택 영역의 저부면이 매몰 절연막에 닿는 것을 특징으로 한다.
또한, 상기 게이트 전극용 도전층은 다결정 실리콘, 비정질 실리콘, 실리사이드의 적층 구조로 이루어질수 있다.
이하, 첨부된 도면을 참조하여 본 발명은 상세히 설명하기로 한다.
도2a 내지 도2e는 본 발명에 따른 SOI 구조를 갖는 반도체 소자를 제조하는 공정을 도시한 단면도이다.
도2a를 참조하면, 하부 반도체 기판(11), 매몰절연막(12), 상부 반도체 기판(13) 의 적층 구조로 이루어진 SOI 기판 상부에 절연막(25)을 형성한다. 도2b를 참조하며, 소자가 형성될 영역 및 몸체 콘택 영역가 형성될 영역을 정의하고, 절연막(25)과 상부 반도체 기판 (13) 일정 두께를 식각하여 홈을 형성한다. 도2c를 참조하며, 노출된 반도체 기판(13)의 표면에 게이트 절연막(21)을 형성하고, 게이트전극용 제1도전층(30)으로 다결정실리콘막을 증착한다.
도2d를 참조하면, 상기 게이트전극용 제1 도전층(30)을 CMP공정으로 상기 절연막(25)이 노출되기까지 연마하여, 절연막(25) 상부의 상기 제1 도전층(30)을 제거하여 표면을 평탄화시킨다. 도2e를 참조하면, 게이트전극용 제2 도전층(31)으로 다결정실리콘막을 증착하고, 게이트전극용 마스크를 이용한 식각 공정으로 상기 제1 및 제2 도전층(30,31)로 적층된 게이트 전극을 형성한다음, 노출된 상부 반도체 기판(13)으로 불순물을 주입하여 소오스/드레인 영역(16)과 기판 콘택영역(16A)을 각각 형성한다. 도2e를 참조하면, 층간 절연막(22)을 형성하고, 평탄화공정을 거친다음, 상기 층간 절연막(22)을 식각하여 소오스/드레인 영역(16)과 기판 콘택영역(16A)이 오픈되는 콘택홀(33,34)을 형성한 후 상기 콘택홀(33,34)에 매립되는 금속배선(40)을 형성한다.
도3a 내지 도3b는 본 발명의 다른 실시예에 따른 SOI 기판 구조를 갖는 소자의 제조방법을 도시한 단면도이다.
도3a를 참조하면, 상기 본 발명의 실시예인 도2c에 도시된 공정후에 게이트전극용 제1도전층(30)의 평탄화 공정을 거치지 아니하고, 게이트전극 마스크를 이용한 식각공정으로 제1 도전층(30)으로 이루어진 게이트 전극을 형성한다.
도3b를 참조하면, 노출된 상부 반도체 기판(13)으로 불순물을 주입하여 소오스/드레인 영역(16)과 기판 콘택영역(16A)을 각각 형성한다. 그리고, 층간 절연막(22)을 형성하고, 평탄화 공정을 거친다음, 상기 층간 절연막(22)을 식각하여 소오스/드레인 영역(16)과 기판 콘택영역(16A)이 오픈되는 콘택홀(33,34)을 형성한 후 상기 콘택홀(33,34)에 매립되는 금속배선(40)을 형성한다.
상기한 종래 기술에서는 소자분리막 아래의 상부 반도체 기판의 두께가 얇아서 저항이 크게 되는데 반하여, 본 발명에 의한 기술에서는 소자분리 절연막 아래의 상부 반도체 기판의 두께가 두꺼워서 기판 저항이 감소된다.
또한, 본 발명은 소오스/드레인 영역과 기판 콘택영역의 저부면이 매몰절연막과 맞닿아서 접합용량이 감소하게 된다.
이상에서 설명한 바와 같이 본 발명에 따른 소자 제조방법은, 기존의 기술에 비해 접합용량 및 몸체 콘택 저항이 감소하면서도, 공정의 난이도를 증가시키지 않는 기술이며, 소자의 특성을 향상시킬 수 있는 기술이므로, 고부가가치 고집적 고속 소자에 사용될 수 있으므로, 특성이 우수한 고부가가치 소자 생산에 의한 경제적 이득이 있을 것으로 기대된다.
Claims (4)
- SOI 기판 구조를 갖는 반도체 소자 제조방법에 있어서,하부 반도체 기판/매몰 절연막/상부 반도체 기판으로 적층된 SOI 기판에서 상기 상부 반도체 기판 상부에 절연막을 형성하는 공정과,소오스/드레인 영역과 기판 콘택영역이 형성될 부분에 있는 절연막을 식각하고, 그하부의 상부 반도체 기판의 일정 두께를 식각하는 공정과,게이트 절연막을 형성하고, 게이트전극용 제1 도전층을 형성하는 공정과,상기 제1 도전층을 화학-기계연마법으로 상기 절연막 상부면까지 연마하여 평탄화시키는 공정과,게이트전극용 제2 도전층을 형성하는 공정과,게이트전극 마스크를 이용한 식각 공정으로 상기 제1 및 제2 도전층을 식각하여 게이트 전극을 형성하는 공정과,반도체 기판에 소오스/드레인 영역과 기판 콘택 영역을 형성하는 공정과,층간 절연막을 형성하고, 상기 층간절연막을 식각하여 상기 소오스/드레인 영역과 기판 콘택 영역이 노출되는 콘택홀을 각각 형성하는 공정과,상기 콘택홀에 채워지는 금속 배선을 형성하는 공정을 포함하는 SOI 기판 구조를 갖는 반도체 소자 제조방법.
- 제1항에 있어서,상기 기판 상부에 절연막을 형성할 때 절연막을 증착하거나 산화 공정으로 기판을 산화시켜 산화막을 형성하는 것을 특징으로 하는 SOI 기판 구조를 갖는 반도체 소자 제조방법.
- 제1항에 있어서,상기 소오스/드레인 영역과 기판 콘택 영역이 매몰 절연막에 닿는 것을 특징으로 하는 SOI 기판 구조를 갖는 SOI 기판 구조를 갖는 반도체 소자 제조방법.
- 제1항에 있어서,상기 게이트 전극용 도전층은 다결정 실리콘, 비정질 실리콘 또는 실리사이드의 구조로 이루어지거나 이들의 적층 구조로 이루어지는 것을 특징으로 하는 SOI 기판 구조를 갖는 반도체 소자 제조방법.
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| KR1019980045608A KR20000027651A (ko) | 1998-10-28 | 1998-10-28 | 에스오아이(soi)구조를 갖는 반도체 소자 제조방법 |
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Cited By (2)
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| KR100361949B1 (ko) * | 2000-07-18 | 2002-11-22 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| KR20190087052A (ko) * | 2018-01-16 | 2019-07-24 | 주식회사 디비하이텍 | Soi 기판 상에 형성된 반도체 소자 |
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1998
- 1998-10-28 KR KR1019980045608A patent/KR20000027651A/ko not_active Application Discontinuation
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