KR20030026912A - 고전압 주변부 - Google Patents

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KR20030026912A
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가르데스파스칼
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에스티마이크로일렉트로닉스 에스.에이.
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Abstract

측벽을 경계로 하는 절연체 상의 반도체 기판 부위에 요소를 형성시키는 방법에 관한 것으로, 상기 측벽은, 절연층에 의하여 상기 반도체 기판 부위 내부의 주변부와 분리되며, 상기 기판과 동일한 제1 전도형으로 고농도 도핑 처리된다. 전도성 플레이트는 기판 표면의 보호층 위에 상기 측벽과 동시에 형성되어 주변부와 전기 접촉을 이루고, 또한, 상기 주변부 위에서 벽에 대하여 상기 부위의 안쪽으로 향하여 주변부와 기판 사이의 경계 이상의 위치를 넘어서 연장된다.

Description

고전압 주변부 {HIGH-VOLTAGE PERIPHERY}
본 발명은 일반적으로는 실리콘 웨이퍼(silicon wafer) 내의 개별 요소(discrete component)에 관한 것이다. 보다 구체적으로는, SOI(silicon-on-insulator) 웨이퍼 내의 고전압 구성 요소의 주변부(periphery)에 관한 것이다.
도 1a 내지 1d는 SOI 반도체 기판 내에 개별 고전압 요소를 만드는 여러 단계들을 나타내는 개략적인 부분 단면도이다.
도 1a에 도시한 바와 같이, 공정은 제1 전도형(first conductivity type)(예를 들면, N형) 단결정 실리콘 기판(1)에서 시작한다. 기판(1)은 고농도로도핑된(highly-doped) 동일한 N형 매몰층(buried layer)(3)을 포함하며, 이 층은 전형적으로 실리콘 산화물인 절연층(3) 위에 놓인다. 그리고, 절연층(3)은 제2 전도형(예를 들면, P형) 하부 단결정 실리콘 기판(4)에 의하여 지지된다. 이 어셈블리(assembly)는 전형적으로 절연체에 의해 분리된 두 개의 실리콘 웨이퍼를 접합함으로써, 그리고 하나의 웨이퍼를 레벨링(leveling)함으로써 만들어진다. 도면의 우측에 도시한 저농도로 도핑된 P형 웰(well)(5)의 예와 같이, 형성시키려고 하는 하나 또는 여러 개의 구성 요소들은 이미 기판(1) 내에 형성되어 있다. 웰(5)을 이식(implantation)한 후에는, 노출된 기판(1)의 전체 표면 위에 일반적으로 실리콘 산화물인 보호층(6)을 만든다.
도 1b에 도시한 바와 같이, 개별 요소의 주변부는 절연층(3)과 연결된 트렌치(7)에 의하여 한정된다. 트렌치(7)는 인접한 구성 요소들을 분리 즉, 절연하기 위한 것이다. 예로서, 트렌치는, 또 다른 트렌치(도면내에 도시되지 않음)에 의해 다른 요소(도면에 도시되지 않음)와 분리된 기판(1)의 미사용 부위(도면의 좌측)로부터 당해 요소를 분리하도록 설계된다. 트렌치(7)를 만든 후에는, 그 가장자리를 도핑처리한다. 따라서, 고농도로 도핑된 N형 영역(8)은 트렌치(7) 벽을 따라 형성된 수직부(9)를 거쳐서 매몰층(2)과 접촉하고 있으며, 요소 주변의 기판(1) 표면에 형성되어 있다. 그 후, 절연층(10), 통상적으로는 열적 실리콘 산화물을 트렌치(7) 벽에 형성한다.
그 후, 도 1c에 도시한 바와 같이, 매립물을 증착하여 트렌치(7)를 완전히 채운다. 매립물로는 절연체나 비정질 물질을 사용하는 것이 바람직하며, 일반적으로는 도핑처리하지 않은 다결정 실리콘을 사용한다. 그 후, 트렌치 바깥쪽의 매립물을 화학-기계적 연마(CMP, chem-mech polishing) 공정으로 제거한다. 따라서, 절연층(10)에 의해 주변부(8), 수직부(9) 및 매몰층(2)으로부터 분리된 주변부 벽(12)은, 요소들이 만들어진 기판(1) 영역 주위에 형성된다.
그 후, 도 1d에 도시한 바와 같이, 그 구조체를 유전체 층(13)으로 코팅한다. 웰(5) 내에 및/또는 주위에 한정된 도핑 처리 영역을 만들고, 유전체(13) 위에 형성된 금속 트랙 및 상기 도핑 처리 영역 및/또는 웰(5) 및/또는 기판(1) 및/또는 주변부 간에 접촉부를 만들고 나서, 어셈블리를 패시베이션(passivation) 처리한다. 이렇게 형성된 요소는 사이리스터(thyristor), NPN이나 PNP형 양극성 트랜지스터(bipolar transistor) 또는 다이오드(diode)와 같은 어떠한 형태의 고전압 요소로도 사용될 수 있다. 비한정적인 예로서, 도 1d는, 고농도로 도핑된 P형 영역(14)이 웰(5) 표면에 형성되고, 관통공(via)을 통해 위에 쌓인 금속 트랙(16)과 접촉되어 있음을 나타낸다.
이러한 구조 형태의 단점은 요소의 항복 전압(breakdown voltage) 문제이다. 실제로, 요소 작동에 있어서, 기판(1), 매몰층(2), 수직 접촉부(9) 및 주변부(8)가 모두 고전압으로 유지되어야 하면서, 위에 놓인 금속화 층(16)은 낮은 바이어스 수준(biasing level)인 경우가 생길 수도 있다. 고전압과 저전압 간에 큰 전위차, 예를 들면, 600 볼트 정도의 전위차를 가질 수 있는 것이 바람직하다. 이러한 목적으로, 요소는 기판(1)이 이론적으로 적당한 두께, 예를 들면, 60㎛ 정도의 두께를 갖도록 설계된다. 또한, 그러한 높은 전압에 도달하기 위해서는, 금속 트랙(16)과 기판(1) 사이의 절연체(6, 13)의 두께를 증가시키는 것과 그리고/또는 유전율(dielectric permittivity)이 낮은 절연체를 선택하는 것이 바람직하다.
그러나, 통상의 제조 방법으로 두께를 증가시키면 많은 문제들이 생기는데, 특히, 아래쪽 기판(1)에 작용하는 기계적 응력, 한정된 부위(14)에 도핑을 하는 데 필요한 통로 형성이나 관통공(15) 형성과 관련된 문제들이 생긴다. 폴리이미드(polyimide)와 같이 유전율이 낮은 재료도 제조상의 문제를 야기하며, 사용상의 특별한 주의가 필요한데, 특히, 에칭에 있어서는 더욱 주의를 요한다.
이러한 단점들을 극복하고 표준 두께를 갖는 표준 절연체를 사용하기 위하여, 도 2에 도시한 바와 같이, 주변부(8)와 접촉하면서 이 영역과 기판(1) 사이의 경계를 지나서 연장되는 금속 필드 플레이트(field plate)(18)를 만드는 방법이 공지되어 있다. 그러나, 그러한 플레이트를 만들기 위해서는, 도 1c와 관련하여 설명한 벽(12)을 만드는 공정 후에, 층(6)에 통로를 만들어야 하고, 플레이트(18) 패턴에 따른 구체적인 증착 공정과 금속층의 에칭을 필요로 한다. 벽(12)를 손상하지 않고 후속적으로 금속층을 에칭하기 위해서는, 증착 전에 에칭 정지층(도시하지 않았음)을 증착한다. 따라서, 그러한 추가적인 금속층의 증착는 제조 공정을 복잡하게 만든다.
본 발명은 전술한 단점들을 해결할 수 있는 개별 고전압 요소를 제공하는 것을 목적으로 한다.
본 발명은, 보다 구체적으로는, 제조가 용이한 필드 플레이트 SOI형 요소의구조를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명은, 측벽에 의해 경계를 이루는 절연체 상의 반도체 기판 일부 부위에 요소를 만드는 방법을 제공한다. 상기 측벽은, 절연층에 의하여 상기 반도체 기판 일부 부위 내부의 주변부로부터 분리되며, 상기 기판과 동일한 제1 전도형으로 고농도 도핑처리된다. 전도성 플레이트는 기판 표면의 보호층 위에 상기 벽과 동시에 형성되어 주변부와 전기 접촉을 이루며, 상기 플레이트는 상기 주변부 위에서 벽에 대하여 상기 부위의 안쪽으로 향하여 주변부와 기판 사이의 경계 이상의 위치를 넘어서 연장된다.
본 발명의 실시예에 따르면, 주변부와 접촉하는 플레이트 및 벽을 만들면서 벽에 연결되는 여분의 플레이트를 동시에 만드는데, 이 플레이트는 주변부와 접촉하는 플레이트와는 독립적이며, 이 플레이트의 상면은 주변부와 접촉하는 플레이트의 상면과 동일 평면 상에 있다.
본 발명의 실시예에 따르면, 벽을 만들면서 동시에 플레이트를 만드는 공정은, 절연체를 부분적으로 노출시키기 위하여 요소에 대응하는 기판 부위 주변에 트렌치를 형성시키는 단계, 주변부를 부분적으로 노출시키기 위하여 보호층에 통로를 형성시키는 단계, 트렌치 내에 그리고 보호층 위의 트렌치 둘레에 전도성 물질을 증착시켜, 그 표면이 실질적으로 평면이 되도록 하는 단계, 주변부와 트렌치 내의 측벽과 접촉하도록 플레이트를 형성시키기 위하여 전도성 물질을 에칭하는 단계를 포함한다.
본 발명의 실시예에 따르면, 전도성 물질을 에칭하는 단계를 거쳐, 주변부와접촉하는 플레이트와 동시에 여분의 플레이트를 만든다.
본 발명의 실시예에 따르면, 전도성 물질은 제1 전도형으로 도핑된 반도체이다.
본 발명의 실시예에 따르면, 기판은 절연체 상에 제1 전도형의 매몰층을 포함하고, 주변부는 수직부에 의해 매몰층과 접촉한다.
본 발명의 실시예에 따르면, 이 방법은, 트렌치를 만드는 단계와 절연층을 만드는 단계 사이에, 트렌치 측면을 도핑하는 단계를 추가적으로 포함하며, 이 때 주변부와 수직부가 동시에 형성된다.
본 발명은, 측벽에 의해 경계를 이루는 절연체 상의 반도체 기판 일부 부위에 형성된 개별 고전압 요소를 또한 제공하며, 상기 측벽은, 절연층에 의하여 상기 반도체 기판 일부 부위 내부의 주변부로부터 분리되며, 상기 기판과 동일한 제1 전도형으로 고농도 도핑처리된다. 상기 요소는 주변부와 전기적 접촉을 하는 전도성 플레이트를 포함한다. 상기 전도성 플레이트는 기판 표면의 보호층 위에 존재하고, 상기 주변부 위에서 벽에 대하여 상기 부위의 안쪽으로 향하여 주변부와 기판 사이의 경계 이상의 위치를 넘어서 연장되고, 또한 상기 측벽과 동일한 전도성 재료로 형성된다.
본 발명의 실시예에 따르면, 요소는 측벽에 연결되는 여분의 플레이트를 추가적으로 포함한다. 여분의 플레이트는 벽과 동일한 전도성 물질로 만들어지며, 주변부와 접촉하는 플레이트와는 별개의 것인데, 두 플레이트들의 상면은 동일 평면 상에 있다.
본 발명의 실시예에 따르면, 전도성 물질은 제1 전도형으로 고농도 도핑 처리된 반도체이다.
상술한 본 발명의 목적, 특징 및 장점은 아래의 구체적인 실시예에 대한 비제한적 설명에서 첨부한 도면과 함께 자세하게 논의될 것이다.
도 1a 내지 도 1d는 종래의 방법으로 개별 고전압 요소(discrete high-voltage component)를 만드는 여러 단계들을 나타내는 간략한 부분 단면도.
도2는 또 다른 종래의 방법으로 만들어진 개별 요소의 중간 상태를 나타내는 간략한 단면도.
도 3a 내지 도 3c는 본 발명에 따라 개별 요소를 만드는 여러 단계를 나타내는 간략한 부분 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 기판
2 : 매몰층
3 : 절연층
4 : 하부 기판
5 : 웰
6 : 보호층
7 : 트렌치
8 : 주변부
9 : 수직부
10 : 절연층
12 : 측벽
13 : 유전층
14 : 한정된 도핑 처리 영역
15 : 접촉부(관통공)
16 : 금속 트랙
18 : 필드 플레이트
21 : 측벽
22 : 제1 플레이트
23 : 제2 플레이트
도면은 다르지만 요소들이 같은 경우에는, 명확히 하기 위하여 동일한 번호로 표기하였다. 또한, 반도체 표현에 있어서 일반적이듯이, 각 도면들이 정확한 축척으로 그려진 것은 아니다.
도 3a에 도시한 바와 같이, 본 발명은 제조 방법의 초기 단계는 1a와 도 1b에 도시한 단계들과 동일하다.
그 후, 본 발명에서는, 도 3b에 도시한 바와 같이, 주변부(8)를 부분적으로 노출시키기 위하여, 보호층(6)에 통로를 만든다. 그 후, 전도성 물질, 바람직하게는 고농도로 도핑된 N형 다결정 실리콘(주변부(8)와 동일한 전도형)을 증착시켜, 절연 트렌치(도 3a의 7)를 채우고, 표면 전체를 덮는다. 재료의 상부 표면을 아주 평활하게 만들기 위해서는 화학-기계적 연마 또는 다른 방법이 사용될 수 있다. 트렌치를 채운 부분의 물질은 측벽(21)을 형성하고, 그 측벽은 절연층(10)에 의하여 주변부(8), 수직부(9) 및 매몰층(2)과 분리된다. 두 개의 구분된 플레이트(plate)를 만들기 위하여 에칭을 행한다. 제1 플레이트(22)는 주변부(8)와 접촉하고, P 웰(well) 쪽으로 뻗어 있지만, P 웰까지 도달하지는 않으며, 필드 프레이트를 형성하기 위하여 주변부(8)와 기판(1) 사이의 경계 이상의 위치를 넘어서 연장되어 있다. 제2 플레이트(23)는 측벽(21)과 접촉하고 있다.
도 3에 도시한 바와 같이, 본 발명에 따른 개별 요소의 제조는, P 웰(5) 안과 주위에 한정된 도핑 처리한 영역(14)을 만들고, 유전층(13)을 입히고, 접촉부(15)를 만드는 과정을 거쳐 종료된다. 그러한 영역(14)들과 접촉부(15)들의 수, 성질 및 배열은 형성되는 요소, 예를 들면, 사이리스터, 쌍극자 PNP형 또는 NPN형 트랜지스터, 또는 다이오드에 따라 변화한다. 접촉부(15)는, 금속 트랙(16)을 통하여, 얻어진 요소가 다른 요소들이나 전원에 연결될 수 있도록 한다.
본 발명에 따라서 동일한 다결정 실리콘 증착으로 플레이트(22, 23)를 제조하는 경우, 절연 트렌치를 매립하는 제조 단계에서 필드 플레이트를 만들 수 있으며, 제조 공정을 간단히 할 수 있다.
물론, 본 발명은 다양한 변형, 수정 및 개선이 가능하며, 이 분야에 숙련된 자들에게는 이러한 응용이 용이하게 이루어질 수 있을 것이다. 특히, 제1 절연 트렌치, 기판(1)의 미사용 영역 및 또 다른 절연 트렌치의 연속적 배열로 각 개별 요소는 인접한 개별 요소와 분리된다는 점은 자세한 예에서 고려되었다. 그러나, 하나의 절연 트렌치로 두개의 개별 요소를 분리하는 것도 가능하다. 이 때, 매립 트렌치와 접촉하는 플레이트(23)의 크기는 제한되고, 인접한 요소의 주변부와 접촉하는 플레이트가 만들어진다. 또한, 어떤 경우에는, 주변부와 접촉하는 하나의 플레이트(22)만을 만드는 것도 가능하다. 그러나, 여분으로 플레이트(23)를 동시에 만들면, 공정을 복잡하게 만들지 않으면서 주변부(8) 근방의 등전위면 분포를 안정화시킬 수 있다.
일반적으로, 본 발명의 원리는 전술한 예들에만 한정되는 것은 아니다. 따라서, 이 분야의 숙련자들은, 전술한 내용에서 정의된 것과 같은 전도성이나 절연성에 관련하여, 당해 기술적 과정에 따라 사용된 재료의 선정 방법을 알 것이다. 예를 들면, 이 분야의 숙련자들은 요소들이 형성되는 반도체 기판의 특성에 맞게 재료를 적용하는 방법을 알 것이다. 실제로, 본 발명의 원리는 SOI 기판내의 개별 고전압 요소의 제조에만 한정되는 것이 아니라, 절연체 위의 모든 반도체 기판내에서의 제조에도 적용된다. 유사하게, 절연 트렌치의 웰이 열적 산화에 의한 실리콘 산화층으로 코팅되는 것이 고려되었다. 그러나, 그 층은 특별한 방법으로 피복된 실리콘 산화물 층이나 다른 적절한 절연체로 대체될 수도 있다. 또한, 전술한 설명에서, 기판, 주변부, 또는 매몰층이 전도율 N형인 것이 고려되었다. 그것들은 상보 관계의 전도율 P 형일 수도 있다. 본 발명에 따라서 절연 트렌치를 매립하고 플레이트를 형성하는 전도성 물질이 반도체인 경우에는, 분명히 전도성 물질은 주변부와 동일한 전도형으로 도핑된다. 또한, 전술한 실시예에서, 요소를 만들기 위하여 필요한 영역의 부위(웰 5)는 주변부와 다른 부위(영역 14)를 만들기 전에 기판내에 형성되어 있었다. 그러나, 본 발명에 따르면, 모든 적절한 영역들은 주변부를 만드는 어떠한 단계에서라도 형성될 수 있다.
그러한 변경, 수정 및 개선은 본 발명 개시의 일부분이며, 본 발명의 사상과 범주내에 있다. 따라서, 전술한 내용들은 예시적일 뿐이며, 제한적인 것은 아니다. 본 발명은 다음에 이어지는 청구범위에서 정의된 것 및 그 균등물에만 제한된다.
상기한 바와 같이, 본 발명에 따라서 개별 요소 제조시에 주변부와 동일한 전도형의 물질을 증착하여 플레이트를 형성시키면, 절연 트렌치를 매립하는 단계에서 필드 플레이트를 만들 수 있고, 종래의 방법들의 단점을 해결하면서 제조 공정을 간단히 할 수 있다.

Claims (10)

  1. 절연층(10)에 의하여 반도체 기판(1) 일부 부위 내부의 주변부(8)로부터 분리되며 제1 전도형으로 고농도 도핑 처리된 측벽에 의하여 경계가 정해진, 절연체(3) 상의 제1 전도형 반도체 기판(1) 일부 부위에 요소를 형성시키는 방법에 있어서,
    전도성 플레이트(22)를 주변부와 전기 접촉을 유지하게 하면서 기판 표면의 보호층(16) 위에 측벽과 동시에 형성하고, 상기 전도성 플레이트는 상기 주변부 위에서 벽에 대하여 상기 부위의 안쪽으로 향하여 주변부와 기판 사이의 경계 이상의 위치를 넘어서 연장된 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  2. 제1항에 있어서, 벽(21) 및 주변부(8)와 접촉하는 플레이트(22)를 형성하면서, 벽을 연장하는 또 다른 플레이트(23)를 동시에 형성하고, 그 플레이트는 주변부와 접촉하는 플레이트와는 독립적이고, 그 플레이트 상면은 주변부와 접촉하는 플레이트의 상면과 동일 평면상에 있는 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  3. 제1항에 있어서, 벽(21)을 형성하면서 동시에 플레이트(22)를 형성하는 공정은,
    절연체(3)를 부분적으로 노출시키기 위하여 요소에 대응하는 기판 부위 주변에 트렌치를 형성시키는 단계,
    트렌치 벽에 절연층(10)을 형성시키는 단계,
    주변부를 부분적으로 노출시키기 위하여 보호층에 통로를 형성시키는 단계,
    트렌치 내에 그리고 보호층 위의 트렌치 둘레에 전도성 물질을 동시에 증착시켜 그 표면이 실질적으로 평탄하도록 만드는 단계, 및
    주변부와 트렌치 내의 측벽에 접촉하는 플레이트를 형성시키기 위하여 전도성 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  4. 제2항 또는 제3항에 있어서, 상기 전도성 물질을 에칭하는 단계는, 주변부(8)와 접촉하는 플레이트(22)의 형성과 동시에 또 다른 플레이트(23)를 형성시키는 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  5. 제3항에 있어서, 상기 전도성 재료는 제1 전도형으로 도핑된 반도체인 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  6. 제1항에 있어서, 상기 기판(1)은 절연체(3) 상에 있는 제1 전도형의 매몰층(2)을 포함하며, 주변부(8)는 수직부(9)에 의하여 매몰층과 접촉하는 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  7. 제6항 또는 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 트렌치(7)을 형성시키는 단계와 절연층(10)을 형성시키는 단계 사이에, 주변부(8)와 수직부(9)가 동시에 형성되도록 트렌치 측면들을 형성시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 기판 일부 부위에 요소를 형성시키는 방법.
  8. 절연층(10)에 의하여 반도체 기판(1) 일부 부위 안쪽의 주변부(8)로부터 분리되며 제1 전도형으로 고농도 도핑 처리된 측벽에 의하여 경계가 정해진, 절연체(3) 상의 제1 전도형 반도체 기판(1) 일부 부위에 형성되고, 주변부와 전기적 접촉을 갖는 전도성 플레이트를 포함하는 것이고,
    상기 전도성 플레이트는, 기판 표면의 보호층 위에 형성되고, 상기 주변부 위에서 벽에 대하여 상기 부위의 안쪽으로 향하여 주변부와 기판 사이의 경계 이상의 위치를 넘어서 연장되고, 또한 상기 측벽과 동일한 전도성 물질로 형성된 것을 특징으로 하는 개별 고전압 요소.
  9. 제8항에 있어서, 측벽(21)을 연장시키는 추가의 플레이트(23)를 더 포함하고, 상기 추가 플레이트는 벽과 동일한 전도성 물질로 만들어지며 주변부(8)와 접촉하는 플레이트(22)와는 별개의 것으로 그 상부면은 플레이트(22)의 상부면과 동일 평면인 것을 특징으로 하는 개별 고전압 요소.
  10. 제8항에 있어서, 상기 전도성 물질은 제1 전도형의 고농도로 도핑된 반도체인 것을 특징으로 하는 개별 고전압 요소.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100916892B1 (ko) * 2007-12-27 2009-09-09 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
FR2867610A1 (fr) * 2004-03-10 2005-09-16 St Microelectronics Sa Condensateur integre
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
JP4984579B2 (ja) * 2006-03-10 2012-07-25 株式会社日立製作所 高耐圧半導体集積回路装置
EP1863081A3 (en) * 2006-03-10 2008-03-05 Hitachi, Ltd. Dielectric material separated-type, high breakdown voltage semiconductor circuit device, and production method thereof
FR2914497B1 (fr) * 2007-04-02 2009-06-12 St Microelectronics Sa Structure de composants haute frequence a faibles capacites parasites
DE102007029756A1 (de) * 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben
EP2211381A1 (fr) * 2009-01-23 2010-07-28 STMicroelectronics (Tours) SAS Caisson isolé à faible capacité parasite pour composants électroniques
US8502338B2 (en) * 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides
US8779509B2 (en) * 2012-07-02 2014-07-15 Infineon Technologies Austria Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438220A (en) * 1987-02-26 1995-08-01 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5241210A (en) * 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
DE4333661C1 (de) * 1993-10-01 1995-02-16 Daimler Benz Ag Halbleiterbauelement mit hoher Durchbruchsspannung
JP3198959B2 (ja) * 1996-12-25 2001-08-13 富士電機株式会社 高耐圧集積回路
JPH10321716A (ja) * 1997-05-16 1998-12-04 Texas Instr Japan Ltd 半導体装置及びその製造方法
JPH11195712A (ja) * 1997-11-05 1999-07-21 Denso Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100916892B1 (ko) * 2007-12-27 2009-09-09 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법

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