KR20070066258A - 반도체소자의 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명의 반도체소자의 커패시터는 폴리실리콘-유전체막-금속막(PIM) 구조를 갖는다. 즉 반도체기판 위에 배치되는 폴리실리콘막과, 폴리실리콘막 위에 배치되는 커패시터 유전체막과, 커패시터 유전체막 위에 배치되는 절연막과, 절연막의 제1 영역을 관통하여 커패시터 유전체막과 연결되도록 배치되는 금속막과, 절연막 위에서 금속막과 연결되도록 배치되는 상부금속배선막과, 그리고 절연막 위에서 절연막의 제2 영역 및 커패시터 유전체막을 관통하는 금속컨택을 통해 폴리실리콘막과 연결되도록 배치되는 하부금속배선막을 구비한다.
커패시터, 폴리실리콘-유전체막-금속막(PIM), DA 이온주입
Description
도 1 내지 도 5는 종래의 반도체소자의 커패시터 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6 내지 도 11은 본 발명에 따른 반도체소자의 커패시터 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 반도체소자의 커패시터 및 그 제조방법에 관한 것이다.
도 1 내지 도 5는 종래의 반도체소자의 커패시터 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 위에 절연막(110)을 개재하여 제1 폴리실리콘막(120)을 형성한다. 절연막(110)은 게이트절연막일 수 있으며, 제1 폴리실리콘막(120)은 게이트도전막일 수 있다.
도 2를 참조하면, 제1 폴리실리콘막(120) 위에 제1 포토레지스트막패턴(130) 을 형성하여 제1 폴리실리콘막(120)의 일부영역 표면을 노출시킨다. 비록 도면에 나타내지는 않았지만, 제1 폴리실리콘막(120)과 제1 포토레지스트막패턴(130) 사이에는 캡핑절연막으로서 테오스(TEOS) 산화막이 배치될 수도 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 노출된 제1 폴리실리콘막(120) 내에 DA 이온주입을 수행한다. DA 이온주입 후에는 제1 포토레지스트막패턴(130)을 제거한다.
도 3을 참조하면, 제1 폴리실리콘막(120) 위에 커패시터 유전체막(140)을 형성한다. 커패시터 유전체막(140)은 하부옥사이드막(141), 질화막(142) 및 상부옥사이드막(142)이 순차적으로 적층되는 ONO 구조로 형성한다. 다음에 커패시터 유전체막(140) 위에 제2 폴리실리콘막(150)을 형성한다.
도 4를 참조하면, 제2 폴리실리콘막(도 3의 150) 위에 제2 포토레지스트막패턴(160)을 형성한다. 그리고 제2 포토레지스트막패턴(160)을 식각마스크로 한 식각으로 제2 폴리실리콘막(도 3의 150) 및 커패시터 유전체막(도 3의 140)의 노출부분을 순차적으로 제거하여 제2 폴리실리콘막패턴(155) 및 커패시터 유전체막패턴(145)을 형성한다. 제2 폴리실리콘막패턴(155) 및 커패시터 유전체막패턴(145)을 형성한 후에는 제2 포토레지스트막패턴(160)을 제거한다.
도 5를 참조하면, 전면에 절연막(170)을 형성하고, 절연막(170)을 관통하여 각각 제2 폴리실리콘막패턴(155) 및 제1 폴리실리콘막(120)에 연결되는 제1 금속컨택(181) 및 제2 금속컨택(182)을 형성한다. 그리고 그 위에 제1 금속컨택(181) 및 제2 금속컨택(182)을 통해 각각 제2 폴리실리콘막패턴(155) 및 제2 폴리실리콘막(120)에 연결되는 상부금속배선막(191) 및 하부금속배선막(192)을 형성한다.
그런데 이와 같이 제1 폴리실리콘막(120)과 제2 폴리실리콘막패턴(155)을 각각 커패시터의 하부전극 및 상부전극으로 사용하는 폴리실리콘-유전체막-폴리실리콘(이하 PIP) 구조의 커패시터는, 도핑된 폴리실리콘막 증착 및 식각과정을 수행하여야 하는데, 이로 인하여 제조과정이 복잡하고 파티클에 의한 문제가 많이 발생하며, 더욱이 공정제어가 어렵다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 도핑된 폴리실리콘막 증착 및 식각과정을 제거하여 공정이 단순화된 반도체소자의 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 반도체소자의 커패시터 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 커패시터는, 반도체기판 위에 배치되는 폴리실리콘막; 상기 폴리실리콘막 위에 배치되는 커패시터 유전체막; 상기 커패시터 유전체막 위에 배치되는 절연막; 상기 절연막의 제1 영역을 관통하여 상기 커패시터 유전체막과 연결되도록 배치되는 금속막; 상기 절연막 위에서 상기 금속막과 연결되도록 배치되는 상부금속배선막; 및 상기 절연막 위에서 상기 절연막의 제2 영역 및 커패시터 유전체막을 관통하는 금속컨택을 통해 상기 폴리실리콘막과 연결되도록 배치되는 하부금속배선막을 구비하는 것을 특징으로 한다.
상기 금속막의 폭은 상기 금속컨택의 폭보다 상대적으로 더 큰 것이 바람직 하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 커패시터 제조방법은, 반도체기판 위에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 위에 커패시터 유전체막을 형성하는 단계; 상기 커패시터 유전체막 위에 절연막을 형성하는 단계; 상기 절연막의 제1 영역 및 제2 영역을 제거하여 상기 커패시터 유전체막의 제1 영역 및 제2 영역 표면을 노출시키는 제1 컨택홀 및 제2 컨택홀을 형성하는 단계; 상기 커패시터 유전체막의 제2 영역 노출부분을 제거하여 상기 폴리실리콘막의 일부표면을 노출시키는 단계; 상기 커패시터 유전체막의 일부표면을 노출시키는 제1 컨택홀 및 상기 폴리실리콘막의 일부표면을 노출시키는 제2 컨택홀을 금속막으로 채워 상기 제1 영역의 금속막 및 제2 영역의 금속컨택을 형성하는 단계; 및 상기 절연막 위에 상기 금속막 및 금속컨택과 각각 연결되는 상부금속배선막 및 하부금속배선막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리실리콘막을 형성한 후에 상기 폴리실리콘막 내에 n형 불순물이온을 주입하는 단계를 더 포함하는 것이 바람직하다.
상기 제1 컨택홀의 폭은 상기 제2 컨택홀의 폭보다 크게 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 11은 본 발명에 따른 반도체소자의 커패시터를 나타내 보인 단면도들이다.
도 11을 참조하면, 본 발명에 따른 반도체소자의 커패시터는, 반도체기판(200) 위에 게이트절연막(210)을 개재하여 배치되는 폴리실리콘막(225)을 구비한다. 이 폴리실리콘막(225)은 커패시터의 하부전극으로 사용된다. 폴리실리콘막(225) 위에는 커패시터 유전체막(245)이 배치된다. 커패시터 유전체막(245)은 실리콘질화막(SiN)으로 형성한다. 경우에 따라서 커패시터 유전체막(245)은, 옥사이드막 및 질화막이 순차적으로 적층되는 ON(Oxide/Nitride) 구조나, 또는 하부옥사이드막, 질화막 및 상부옥사이드막이 순차적으로 적층되는 ONO(Oxide/Nitride/Oxide) 구조를 갖도록 할 수도 있다.
커패시터 유전체막(245) 위에는 절연막(270)이 배치되며, 절연막(270)의 제1 영역에는 절연막(270)을 관통하여 커패시터 유전체막(245)과 연결되는 금속막(255)이 배치된다. 이 금속막(255)은 커패시터의 상부전극으로 사용된다. 절연막(270)의 제2 영역에는 절연막(270) 및 커패시터 유전체막(245)을 관통하여 폴리실리콘막(225)과 연결되는 금속컨택(282)이 배치된다. 금속막(255)의 폭은 금속컨택(282)의 폭보다 상대적으로 크도록 하여 원하는 정전용량(capacitance)이 얻어지도록 한다. 금속막(255) 위에는 상부금속배선막(291)이 배치되고, 금속컨택(282) 위에는 하부금속배선막(292)이 배치된다.
이와 같이 본 발명에 다른 커패시터는, 하부전극으로서 폴리실리콘막(225)과, 커패시터 유전체막(245)과, 그리고 상부전극으로서 금속막(255)으로 이루지는 PIM(Polysilicon/Insulator/Metal) 구조를 가지며, 따라서 상부전극으로서 폴리실리콘막을 사용하는 경우보다 전기적인 특성이 개선된다.
도 6 내지 도 10은 이와 같은 반도체소자의 커패시터 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6을 참조하면, 반도체기판(200) 위에 게이트절연막(210) 및 폴리실리콘막(220)을 순차적으로 형성한다. 게이트절연막(210)은 산화막으로 형성할 수 있다. 폴리실리콘막(220)은 커패시터의 하부전극으로서, 반도체기판(200)의 다른 영역에 형성되는 게이트도전막 형성시 함께 형성할 수 있다.
도 7을 참조하면, 통상의 패터닝을 수행하여 게이트절연막(210) 및 폴리실리콘막(220)의 일부를 제거한다. 그리고 측벽스페이서막 형성공정을 수행하여 게이트절연막(210) 및 폴리실리콘막(220)의 측벽에 측벽스페이서막(310)을 형성한다. 다음에 도면에서 화살표로 나타낸 바와 같이, n형 불순물이온을 주입하여 폴리실리콘막(220)을 도핑시킨다. 이와 같이, 본 발명에서는 폴리실리콘막(220)의 저항을 감소시키기 위하여 종래의 DA 이온주입을 n형 불순물이온주입으로 대체한다.
도 8을 참조하면, 전면에 커패시터 유전체막(245)을 형성한다. 커패시터 유전체막(245)은 실리콘질화막(SiN)으로 형성한다. 경우에 따라서 커패시터 유전체막(245)은, 옥사이드막 및 질화막이 순차적으로 적층되는 ON(Oxide/Nitride) 구조나, 또는 하부옥사이드막, 질화막 및 상부옥사이드막이 순차적으로 적층되는 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수도 있다.
도 9를 참조하면, 커패시터 유전체막(245) 위에 절연막(270)을 형성한다. 그 리고 절연막(270) 위에 제1 포토레지스트막패턴(230)을 형성하고, 이 제1 포토레지스트막패턴(230)을 식각마스크로 한 식각으로 절연막(270)의 노출부분을 제거한다. 그러면 절연막(270)의 제1 영역에서 커패시터 유전체막(245)의 제1 표면을 노출시키는 제1 트랜치와, 절연막(270)의 제2 영역에서 커패시터 유전체막(245)의 제2 표면을 노출시키는 제2 트랜치가 만들어진다. 제1 트랜치는 커패시터의 상부전극을 형성하기 위한 것이며, 제2 트랜치는 커패시터의 하부전극과 하부금속배선막을 연결하는 금속컨택을 형성하기 위한 것이며, 따라서 제1 트랜치의 폭이 제2 트랜치의 폭보다 크게 형성하며, 폭의 크기는 원하는 정전용량을 고려하여 결정한다. 제1 트랜치 및 제2 트랜치를 형성한 후에는 제1 포토레지스트막패턴(230)을 제거한다.
도 10을 참조하면, 제1 트랜치 및 제2 트랜치가 형성된 결과물 전면에 제2 포토레지스트막패턴(260)을 형성한다. 이 제2 포토레지스트막패턴(260)은 제2 트랜치 내에서 노출되는 커패시터 유전체막(245)의 제2 표면만을 노출시키고, 제1 트랜치를 포함한 나머지 영역은 모두 덮도록 형성된다. 다음에 제2 포토레지스트막패턴(260)을 식각마스크로 한 식각으로 커패시터 유전체막(245)의 제2 표면에 대한 식각을 수행하여 폴리실리콘막(225)의 일부표면을 노출시킨다. 이후 제2 포토레지스트막패턴(260)을 제거한다.
다음에 도 11에 나타낸 바와 같이, 전면에 금속막을 증착하여, 커패시터 유전체막(245)의 제1 표면 위에서 제1 트랜치를 매립하는 금속막(255)과, 폴리실리콘막(225)의 노출표면 위에서 제2 트랜치를 매립하는 금속컨택(282)을 형성한다. 상기 금속막(255)은 커패시터의 상부전극으로 사용된다. 다음에 금속막(255) 및 금속 컨택(282) 위에 각각 상부금속배선막(291) 및 하부금속배선막(292)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 커패시터 및 그 제조방법에 따르면, 통상의 n형 불순물이온주입으로 DA 이온주입을 대체할 수 있으며, 상부전극으로서 도핑된 폴리실리콘막 대신 금속막을 사용함으로써 전체 공정이 간단해지고 파티클 발생을 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (5)
- 반도체기판 위에 배치되는 폴리실리콘막;상기 폴리실리콘막 위에 배치되는 커패시터 유전체막;상기 커패시터 유전체막 위에 배치되는 절연막;상기 절연막의 제1 영역을 관통하여 상기 커패시터 유전체막과 연결되도록 배치되는 금속막;상기 절연막 위에서 상기 금속막과 연결되도록 배치되는 상부금속배선막; 및상기 절연막 위에서 상기 절연막의 제2 영역 및 커패시터 유전체막을 관통하는 금속컨택을 통해 상기 폴리실리콘막과 연결되도록 배치되는 하부금속배선막을 구비하는 것을 특징으로 하는 반도체소자의 커패시터.
- 제1항에 있어서,상기 금속막의 폭은 상기 금속컨택의 폭보다 상대적으로 더 큰 것을 특징으로 하는 반도체소자의 커패시터.
- 반도체기판 위에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 위에 커패시터 유전체막을 형성하는 단계;상기 커패시터 유전체막 위에 절연막을 형성하는 단계;상기 절연막의 제1 영역 및 제2 영역을 제거하여 상기 커패시터 유전체막의 제1 영역 및 제2 영역 표면을 노출시키는 제1 컨택홀 및 제2 컨택홀을 형성하는 단계;상기 커패시터 유전체막의 제2 영역 노출부분을 제거하여 상기 폴리실리콘막의 일부표면을 노출시키는 단계;상기 커패시터 유전체막의 일부표면을 노출시키는 제1 컨택홀 및 상기 폴리실리콘막의 일부표면을 노출시키는 제2 컨택홀을 금속막으로 채워 상기 제1 영역의 금속막 및 제2 영역의 금속컨택을 형성하는 단계; 및상기 절연막 위에 상기 금속막 및 금속컨택과 각각 연결되는 상부금속배선막 및 하부금속배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제3항에 있어서,상기 폴리실리콘막을 형성한 후에 상기 폴리실리콘막 내에 n형 불순물이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제3항에 있어서,상기 제1 컨택홀의 폭은 상기 제2 컨택홀의 폭보다 크게 형성하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
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