KR20000039715A - 디램의 셀 트랜지스터 제조방법 - Google Patents

디램의 셀 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 디램의 셀 트랜지스터 제조방법에 관한 것으로, 종래 디램의 셀 트랜지스터 제조방법은 상호 반대 도전형인 소스 및 드레인과 기판의 계면에 공핍영역이 형성되고, 필드산화막 형성을 위한 트랜치구조 형성시 상기 공핍영역이 형성되는 기판 영역에 손상을 주어 공핍영역 내에서 누설전류가 발생함으로써, 디램의 리프레시 특성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제 1도전형의 기판에 트랜치구조를 형성하는 단계와; 상기 트랜치구조내에 버퍼산화막을 형성하는 단계와; 상기 버퍼산화막이 형성된 트랜치구조 내에 필드산화막을 형성하는 단계와; 상기 트랜치구조의 사이 기판에 상기 제 1도전형과는 반대 도전형인 제 2도전형의 소스 및 드레인을 포함하는 모스 트랜지스터를 형성하는 단계로 이루어지는 디램의 셀 트랜지스터 제조방법에 있어서, 상기 트랜치구조의 내측면에 증착된 버퍼산화막의 측면에 고농도의 제 1도전형 불순물 이온이 포함된 측벽을 형성하는 공핍영역 축소단계를 더 포함하여 기판과 동일한 도전형의 불순물을 고농도로 갖는 물질을 필드산화막의 측면에 형성하여 상호 반대 도전형인 소스와 기판, 드레인과 기판의 사이에 형성되는 공핍영역의 폭을 줄임으로써, 필드산화막 형성에 의해 발생하는 트랩을 상기 공핍영역의 밖에 위치하도록 하여 그 트랩에 의한 누설전류의 발생을 방지하여 디램의 리프레시 특성을 향상시키는 효과가 있다.

Description

디램의 셀 트랜지스터 제조방법
본 발명은 디램의 셀 트랜지스터 제조방법에 관한 것으로, 셀 트랜지스터의 측면기판 하부에 형성되는 분리구조 내에 도전형 측벽을 형성하여 기판영역과의 일함수 차를 감소시켜 공핍영역의 폭감소를 통해 디램의 리프레시 특성을 개선하는데 적당하도록 한 디램의 셀 트랜지스터 제조방법에 관한 것이다.
일반적으로, 디램(dynamic random access memory)은 필드산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 모스 트랜지스터를 제조한 후, 상기 모스 트랜지스터의 드레인에 접속되는 커패시터를 형성함과 아울러 상기 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터를 포함하여 구성된다. 그 특성으로는 커패시터를 사용하여 전기적인 신호를 저장함으로써 자연방전에 의한 데이터의 손실을 방지하기 위해 일정한 시간마다 저장된 데이터를 다시 리프레시(refresh)해야 하며, 이와 같은 종래 디램의 셀 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 디램의 셀 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 P형 기판(1)의 일부영역을 식각하여 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 증착하는 단계(도1a)와; 상기 패드산화막(2)의 상부전면에 산화막을 증착하고 평탄화하여 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성하는 단계(도1b)와; 상기 트랜치구조의 사이의 기판(1) 상부에 위치하는 패드산화막(2)의 상부 중앙에 게이트전극(4)을 형성하고, 그 게이트전극(4)의 측면 기판(1) 하부에 N형 불순물 이온을 이온주입하여 소스 및 드레인(5)을 형성하는 단계(도1c)와; 상기 게이트전극(4)의 상부 및 측면에 산화막(6)을 형성하고, 상기 소스 및 드레인(5)에 접속되는 플러그(7)를 형성하는 단계(도1d)로 구성된다.
상기와 같은 과정을 일반적인 모스 트랜지스터의 제조과정과 동일하며, 이를 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 기판(1)의 일부영역을 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 건식식각공정으로 상기 노출된 기판(1)의 상부를 식각하여 트랜치구조를 형성한다.
그 다음, 상기 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 얇게 증착한다. 이때의 패드산화막(2)중 트랜치구조가 형성되지 않은 기판(1)의 상부영역에 증착된 영역은 게이트산화막과 이온주입시 버퍼로 사용할 수도 있다.
그 다음, 도1b에 도시한 바와 같이 상기 패드산화막(2)의 상부에 상기 트랜치구조가 채워질수 있도록 산화막을 충분히 두껍게 증착하고, 그 증착된 산화막을 평탄화하여 상기 패드산화막(2)을 노출시켜, 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 패드산화막(2)의 상부에 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 상기 필드산화막(3) 사이의 기판(1) 상부중앙영역에 위치하는 게이트전극(4)을 형성한다. 이때, 상기 게이트전극의 패턴과 동일한 높이의 패턴을 상기 필드산화막(3)의 상부에도 형성하여 이후의 공정에서 단차발생을 줄인다.
그 다음, 상기 게이트 전극(4)의 측면 기판(1) 하부에 불순물 이온을 주입하여 N형의 소스 및 드레인(5)을 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 기판(1)상에 형성된 게이트 전극(4)과 필드산화막(3)의 상부에 형성된 게이트패턴의 상부 및 측면에 산화막(6)을 형성하여 이후의 공정으로 인해 게이트전극에 손상을 주는 것을 방지한다.
그 다음, 상기 산화막(6)과 노출된 소스 및 드레인(5)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 산화막(6) 사이에 노출된 소스 및 드레인(5) 각각에 접속되는 플러그(7)를 형성한다.
상기 도1d에 도시한 바와 같이 N형의 소스 및 드레인(5)과 P형의 기판(1)이 접하는 면에는 공핍영역(DEPLETION)이 형성되며, 상기 트랜치구조를 형성하는 과정에서 상기 필드산화막(3)과 기판(1)의 계면에는 트랩준위가 존재하게 되어, 결국 그 트랩이 공핍영역 내에 존재하여 열 전자발생 및 재결합(thermal generation/ recombination) 전류의 소스로 작용하여 누설전류가 발생하게 된다.
상기한 바와 같이 종래 디램의 셀 트랜지스터 제조방법은 상호 반대 도전형인 소스 및 드레인과 기판의 계면에 공핍영역이 형성되고, 필드산화막 형성을 위한 트랜치구조 형성시 상기 공핍영역이 형성되는 기판 영역에 손상을 주어 공핍영역 내에서 열전자 발생 및 재결합이 일어나 누설전류가 발생함으로써, 디램의 리프레시 특성이 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 상기 트랜치구조의 형성에 의한 트랩의 발생을 상기 기판과 소스 및 드레인의 계면 부근인 공핍영역에서 일어나지 않도록 하는 디램의 셀 트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 디램의 셀 트랜지스터 제조공정 수순단면도.
도2a 내지 도2e는 본 발명 디램의 셀 트랜지스터 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:패드산화막
3:필드산화막 4:게이트 전극
5:소스 및 드레인 6:산화막
7:플러그 8:고농도 P형 다결정실리콘 측벽
상기와 같은 목적은 제 1도전형의 기판에 트랜치구조를 형성하는 분리영역 설정단계와; 상기 트랜치구조내에 버퍼산화막을 형성하는 버퍼산화막 형성단계와; 상기 버퍼산화막이 형성된 트랜치구조 내에 필드산화막을 형성하는 분리영역 형성단계와; 상기 트랜치구조의 사이 기판에 상기 제 1도전형과는 반대 도전형인 제 2도전형의 소스 및 드레인을 포함하는 모스 트랜지스터를 형성하는 모스 트랜지스터 형성단계로 이루어지는 디램의 셀 트랜지스터 제조방법에 있어서, 상기 버퍼산화막 형성단계를 수행한 후, 상기 트랜치구조의 내측면에 증착된 버퍼산화막의 측면에 고농도의 제 1도전형 불순물 이온이 포함된 측벽을 형성하는 공핍영역 축소단계를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 디램의 셀 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 P형 기판(1)의 일부영역을 식각하여 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 증착하는 단계(도2a)와; 상기 트랜치구조의 측면에 고농도 P형 다결정실리콘 측벽(8)을 형성하는 단계(도2b)와; 상기 패드산화막(2)과 고농도 P형 다결정실리콘 측벽(8)의 상부전면에 산화막을 증착하고 평탄화하여 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성하는 단계(도2c)와; 상기 트랜치구조의 사이의 기판(1) 상부에 위치하는 패드산화막(2)의 상부 중앙에 게이트전극(4)을 형성하고, 그 게이트전극(4)의 측면 기판(1) 하부에 N형 불순물 이온을 이온주입하여 소스 및 드레인(5)을 형성하는 단계(도2d)와; 상기 게이트전극(4)의 상부 및 측면에 산화막(6)을 형성하고, 상기 소스 및 드레인(5)에 접속되는 플러그(7)를 형성하는 단계(도2e)로 구성된다.
이하, 상기와 같이 구성된 본 발명 디램의 셀 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 기판(1)의 일부영역을 노출시키는 패턴을 형성한 후, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 건식식각공정으로 상기 노출된 기판(1)의 상부를 식각하여 트랜치구조를 형성한다.
그 다음, 상기 트랜치구조가 형성된 기판(1)의 상부에 패드산화막(2)을 얇게 증착한다.
그 다음, 도2b에 도시한 바와 같이 상기 패드산화막(2)의 상부에 P형 불순물이 고농도로 도핑된 다결정실리콘을 상기 트랜치구조가 모두 채워질 정도로 충분히 두껍게 증착하고, 상기 다결정실리콘을 건식식각하여 상기 트랜치구조의 측면에 증착된 패드산화막(2)의 측면에 고농도 P형 다결정실리콘 측벽(8)을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 패드산화막(2)과 P형 다결정실리콘 측벽(8)의 상부에 상기 트랜치구조가 채워질수 있도록 산화막을 충분히 두껍게 증착하고, 그 증착된 산화막을 평탄화하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부측에 증착된 패드산화막(2)을 노출시켜, 상기 트랜치구조 내에 위치하는 필드산화막(3)을 형성한다.
그 다음, 도2d에 도시한 바와 같이 상기 패드산화막(2)의 상부에 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 상기 필드산화막(3) 사이의 기판(1) 상부중앙영역에 위치하는 게이트전극(4)을 형성한다. 이때, 상기 게이트전극의 패턴과 동일한 높이의 패턴을 상기 필드산화막(3)의 상부에도 형성하여 이후의 공정에서 단차발생을 줄인다.
그 다음, 상기 게이트 전극(4)의 측면 기판(1) 하부에 불순물 이온을 주입하여 N형의 소스 및 드레인(5)을 형성한다.
그 다음, 도2e에 도시한 바와 같이 상기 기판(1)상에 형성된 게이트 전극(4)과 필드산화막(3)의 상부에 형성된 게이트패턴의 상부 및 측면에 산화막(6)을 형성하여 이후의 공정으로 인해 게이트전극에 손상을 주는 것을 방지한다.
그 다음, 상기 산화막(6)과 노출된 소스 및 드레인(5)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 산화막(6) 사이에 노출된 소스 및 드레인(5) 각각에 접속되는 플러그(7)를 형성한다.
상기와 같이 필드산화막(3)의 형성을 위한 트랜치구조를 형성할 때 기판(1)과의 계면측에 손상을 주게되나, 상기 트랜치구조의 측면에 고농도 P형 다결정실리콘 측벽(8)을 두어 상기 소스 및 드레인(5)과 기판(1)의 도전형 차에 의해 발생한 공핍영역을 상기 트랜치구조로 부터 소정거리 이격된 위치에 형성시켜, 상기 손상에 의한 트랩이 공핍영역 내에 위치하지 않도록 한다. 즉, 상기 기판(1)과 소스 및 드레인(5)의 도전형 차에 의해 발생하는 공핍영역의 폭을 상기 필드산화막(3)의 측면에 고농도의 불순물 영역을 두어 줄임으로써, 상기 필드산화막(3)의 형성에 따라 발생한 트랩이 공핍영역의 밖에 위치하도록 하여 누설전류의 발생을 방지하게 된다.
상기한 바와 같이 본 발명은 기판과 동일한 도전형의 불순물을 고농도로 갖는 물질을 필드산화막의 측면에 형성하여 상호 반대 도전형인 소스와 기판, 드레인과 기판의 사이에 형성되는 공핍영역의 폭을 줄임으로써, 필드산화막 형성에 의해 발생하는 트랩을 상기 공핍영역의 밖에 위치하도록 하여 그 트랩에 의한 누설전류의 발생을 방지하여 디램의 리프레시 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 제 1도전형의 기판에 트랜치구조를 형성하는 분리영역 설정단계와; 상기 트랜치구조내에 버퍼산화막을 형성하는 버퍼산화막 형성단계와; 상기 버퍼산화막이 형성된 트랜치구조 내에 필드산화막을 형성하는 분리영역 형성단계와; 상기 트랜치구조의 사이 기판에 상기 제 1도전형과는 반대 도전형인 제 2도전형의 소스 및 드레인을 포함하는 모스 트랜지스터를 형성하는 모스 트랜지스터 형성단계로 이루어지는 디램의 셀 트랜지스터 제조방법에 있어서, 상기 버퍼산화막 형성단계를 수행한 후, 상기 트랜치구조의 내측면에 증착된 버퍼산화막의 측면에 고농도의 제 1도전형 불순물 이온이 포함된 측벽을 형성하는 공핍영역 축소단계를 더 포함하여 된 것을 특징으로 하는 디램의 셀 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 제 1도전형은 P형이며, 제 2도전형은 N형인 것을 특징으로 하는 디램의 셀 트랜지스터 제조방법.
  3. 제 1항에 있어서, 상기 공핍영역 축소단계는 상기 버퍼산화막의 상부에 기판과 동일한 도전형의 불순물 이온이 고농도로 포함된 다결정실리콘을 상기 트랜치구조가 채워지도록 충분히 두껍게 증착하는 측벽물질 증착단계와; 상기 증착된 다결정실리콘을 건식식각하여 상기 트랜치구조의 내측면에 증착된 버퍼산화막의 측면에 상기 기판과 동일한 도전형의 불순물이 고농도로 포함된 다결정실리콘 측벽을 형성하는 건식식각단계로 이루어진 것을 특징으로 하는 디램의 셀 트랜지스터 제조방법.
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