JPH0199230A - 分離領域形成方法 - Google Patents
分離領域形成方法Info
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- JPH0199230A JPH0199230A JP25757587A JP25757587A JPH0199230A JP H0199230 A JPH0199230 A JP H0199230A JP 25757587 A JP25757587 A JP 25757587A JP 25757587 A JP25757587 A JP 25757587A JP H0199230 A JPH0199230 A JP H0199230A
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- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は同一半導体基板上に多数の素子を集積して成る
モノリシック集積回路の素子間分離に関するものである
。
モノリシック集積回路の素子間分離に関するものである
。
従来の技術
半導体集積回路の素子間分離には基板を選択的に酸化す
るLOCO5法が永い間用いられているが、最近の設計
寸法の微細化に伴ないよシ高集積化に適した新たな方法
が種々検討されている。
るLOCO5法が永い間用いられているが、最近の設計
寸法の微細化に伴ないよシ高集積化に適した新たな方法
が種々検討されている。
そのひとつに、1982アイ、イ、デイ、エム゛ (I
、に、D、M、i国際電子デバイス学会)P、237に
開示されたようなトレンチ内にポリシリコン(または絶
縁物)を埋設する方法がある。第2図(!LJ 、 (
blに示すように、これは基板21内のトレンチ221
.222に絶縁膜231を介してポリシリコン26を気
相成長法で堆積しドライエッチ法でエツチドツクして埋
設する。このあとポリシリコン261.261’の表面
を熱酸化して分離領域形成が完了する。
、に、D、M、i国際電子デバイス学会)P、237に
開示されたようなトレンチ内にポリシリコン(または絶
縁物)を埋設する方法がある。第2図(!LJ 、 (
blに示すように、これは基板21内のトレンチ221
.222に絶縁膜231を介してポリシリコン26を気
相成長法で堆積しドライエッチ法でエツチドツクして埋
設する。このあとポリシリコン261.261’の表面
を熱酸化して分離領域形成が完了する。
発明が解決しようとする問題点
トレンチ内に絶縁膜・ポリシリコン等を埋設する方法は
種々提案されているが、これらに共通しているのはエッ
チバックを用いるためウェハー面内でのエッチレートの
ばらつきがそのまま埋設物の形状に影響を与えるという
点である。第2図に示すようにポリシリコン261.2
61’はその高さが異なる。分離領域の表面はできるだ
け平坦であることが後の配線形成にとって重要であるが
、従来の埋込みによる方法ではウエノ\−全面に於て平
坦な表面を形成することが困難であった0それは埋込法
では厚い膜を堆積しエッチバンクするためで、エッチバ
ックのばらつきはエッチ量に比例するからである。
種々提案されているが、これらに共通しているのはエッ
チバックを用いるためウェハー面内でのエッチレートの
ばらつきがそのまま埋設物の形状に影響を与えるという
点である。第2図に示すようにポリシリコン261.2
61’はその高さが異なる。分離領域の表面はできるだ
け平坦であることが後の配線形成にとって重要であるが
、従来の埋込みによる方法ではウエノ\−全面に於て平
坦な表面を形成することが困難であった0それは埋込法
では厚い膜を堆積しエッチバンクするためで、エッチバ
ックのばらつきはエッチ量に比例するからである。
問題点を解決するための手段
本発明は、トレンチ内へポリシリコンを埋設するに際し
、トレンチ全域ではなくその側壁にのみ形成しそれを熱
酸化することで分離領域を形成する分離領域形成方法で
ある。
、トレンチ全域ではなくその側壁にのみ形成しそれを熱
酸化することで分離領域を形成する分離領域形成方法で
ある。
作用
本発明では堆積すべきポリシリコンの膜厚が薄いのでエ
ッチバックにおけるエッチ量も少ない。
ッチバックにおけるエッチ量も少ない。
ポリシリコンが酸化されトレンチ両側壁から成長した酸
化膜が互いに接すると、その接合部では下方になる程酸
素の供給量が少ないので酸化膜の成長が遅くなる。従っ
てポリシリコンが不必要に酸化され酸化膜が成長する際
の体積膨張による応力が過剰に発生することが抑制され
る。
化膜が互いに接すると、その接合部では下方になる程酸
素の供給量が少ないので酸化膜の成長が遅くなる。従っ
てポリシリコンが不必要に酸化され酸化膜が成長する際
の体積膨張による応力が過剰に発生することが抑制され
る。
実施例
本発明の一実施例を第1図(a)〜(d)に沿って説明
する。
する。
第1図(a)では、シリコン基板1の主面に巾約1μm
深さ2μmのトレンチ2を形成し、全面を酸化防止膜と
しての窒化膜3で被覆する。この時トレンチ側面と主面
のなす角θは90’以下であること、但し余シ小さいと
高密度化できないので0=80〜85′程度に設定する
。この上から0.3μm厚程度のポリシリコン4を堆積
する。この膜厚t、はトレンチ2の巾のμより若干厚く
なるように選んである。
深さ2μmのトレンチ2を形成し、全面を酸化防止膜と
しての窒化膜3で被覆する。この時トレンチ側面と主面
のなす角θは90’以下であること、但し余シ小さいと
高密度化できないので0=80〜85′程度に設定する
。この上から0.3μm厚程度のポリシリコン4を堆積
する。この膜厚t、はトレンチ2の巾のμより若干厚く
なるように選んである。
また第1図(b)では、次に異方性のある反応性スパッ
タエッチ法によシボリシリコンの膜厚tpを除去すると
トレンチ側面にのみ側壁ポリシリコン41.41’75
’i残存する。このときポリシリコンのエッチ量がtp
=Q、3μm程度と少ないのでポリシリコンの高さH
のばらつきΔHも少ない。エッチレートは通常20%程
度ばらつくのでΔHz0.06μm程度である0 第1図(C1では、側壁ポリシリコン41.41’を熱
酸化する。この図はその途中の状態で、それぞれ酸化膜
5,6′が成長し、その下方で互いに接触している。ト
レンチ側面が傾斜しているため、酸化膜6,6′はその
下方より互いに接触しはじめ、その接触部は次第に上方
へ移っていく。
タエッチ法によシボリシリコンの膜厚tpを除去すると
トレンチ側面にのみ側壁ポリシリコン41.41’75
’i残存する。このときポリシリコンのエッチ量がtp
=Q、3μm程度と少ないのでポリシリコンの高さH
のばらつきΔHも少ない。エッチレートは通常20%程
度ばらつくのでΔHz0.06μm程度である0 第1図(C1では、側壁ポリシリコン41.41’を熱
酸化する。この図はその途中の状態で、それぞれ酸化膜
5,6′が成長し、その下方で互いに接触している。ト
レンチ側面が傾斜しているため、酸化膜6,6′はその
下方より互いに接触しはじめ、その接触部は次第に上方
へ移っていく。
次に第1図(d)では、トレンチ上部まで酸化膜5゜6
′が成長した状態である。ポリシリコン41゜41′は
トレンチ下方では余シ酸化されず次第にトレンチ底部の
コーナに残存する形状になる。これは酸化膜6,5′が
接触したあとでは、酸化膜表面からの距離が遠くなシ酸
素供給量が低下するためである。酸化膜6,5′が成長
しつづけその表面が上方へ伸びていっても、トレンチ底
部では酸化は遅くなっているので過剰な圧縮応力が抑制
されている。
′が成長した状態である。ポリシリコン41゜41′は
トレンチ下方では余シ酸化されず次第にトレンチ底部の
コーナに残存する形状になる。これは酸化膜6,5′が
接触したあとでは、酸化膜表面からの距離が遠くなシ酸
素供給量が低下するためである。酸化膜6,5′が成長
しつづけその表面が上方へ伸びていっても、トレンチ底
部では酸化は遅くなっているので過剰な圧縮応力が抑制
されている。
なお、ポリシリコン41.41’に高濃度の燐・ボロン
を添加しておくと酸化膜6,5′の粘性が低下するので
、応力および表面平坦度の両面に於てなお好ましい結果
が得られる0 発明の効果 (1)分離領域の表面杉林が一様である。
を添加しておくと酸化膜6,5′の粘性が低下するので
、応力および表面平坦度の両面に於てなお好ましい結果
が得られる0 発明の効果 (1)分離領域の表面杉林が一様である。
このことは、後工程での配線形成を容易にするだけでな
く、デバイスの電気特性の均一性向上にも寄与するもの
である。それはデバイス寸法がサブミクロン領域にはい
ると分離領域の形状の影響を受けるためである。
く、デバイスの電気特性の均一性向上にも寄与するもの
である。それはデバイス寸法がサブミクロン領域にはい
ると分離領域の形状の影響を受けるためである。
(2)分離領域の形成に熱酸化を用いているにもかかわ
らず応力が少ない。
らず応力が少ない。
このことは結晶欠陥の抑制につながり、従って電気特性
や歩留シの向上に寄与する。
や歩留シの向上に寄与する。
第1図(a)〜(d)は本発明の分離領域形成方法の一
実施例のプロセス工程断面図、第2図(a) 、 (b
)は従来例の分離領域形成方法のプロセス工程の断面図
である。 1・・・・・・シリコン基板、 2・・・・・・トレ
ンチ、3・川・・窒化膜、4・・・・・・ポリシリコン
、5,5′・・・・・・酸化膜、41.41’・・・・
・・側壁ポリシリコン。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
実施例のプロセス工程断面図、第2図(a) 、 (b
)は従来例の分離領域形成方法のプロセス工程の断面図
である。 1・・・・・・シリコン基板、 2・・・・・・トレ
ンチ、3・川・・窒化膜、4・・・・・・ポリシリコン
、5,5′・・・・・・酸化膜、41.41’・・・・
・・側壁ポリシリコン。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
Claims (2)
- (1)半導体基板の一主面に分離用のトレンチを形成し
、このトレンチ近傍を少くとも含む全表面を酸化防止膜
で覆い、前記トレンチ側面のみを覆う如く多結晶シリコ
ン膜を形成した後熱酸化を行ない、前記多結晶シリコン
の一部を酸化膜に転換して絶縁化することを特徴とする
分離領域形成方法。 - (2)トレンチ側面のみを覆う如く多結晶シリコン膜を
形成するに際しその膜厚をおおよそ前記トレンチ巾の1
/4とすることを特徴とする特許請求の範囲第1項記載
の分離領域形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25757587A JPH0199230A (ja) | 1987-10-13 | 1987-10-13 | 分離領域形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25757587A JPH0199230A (ja) | 1987-10-13 | 1987-10-13 | 分離領域形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0199230A true JPH0199230A (ja) | 1989-04-18 |
Family
ID=17308176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25757587A Pending JPH0199230A (ja) | 1987-10-13 | 1987-10-13 | 分離領域形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0199230A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
KR20020051351A (ko) * | 2000-12-22 | 2002-06-29 | 박종섭 | 반도체장치의 소자격리방법 |
KR20030030896A (ko) * | 2001-10-09 | 2003-04-18 | 엘피다 메모리, 아이엔씨. | 쉘로우 트렌치 분리법을 사용하는 반도체 장치 및 그 제조방법 |
DE10234165A1 (de) * | 2002-07-26 | 2004-02-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Füllen einer in einer Materialschicht gebildeten Öffnung mit einem isolierenden Material |
KR100541697B1 (ko) * | 1998-12-15 | 2006-03-09 | 주식회사 하이닉스반도체 | 디램의 셀 트랜지스터 제조방법 |
US7049206B2 (en) | 1998-05-14 | 2006-05-23 | Micron Technology, Inc. | Device isolation for semiconductor devices |
JP2015179729A (ja) * | 2014-03-19 | 2015-10-08 | 東京エレクトロン株式会社 | シリコン酸化膜の形成方法およびその形成装置 |
-
1987
- 1987-10-13 JP JP25757587A patent/JPH0199230A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
US7049206B2 (en) | 1998-05-14 | 2006-05-23 | Micron Technology, Inc. | Device isolation for semiconductor devices |
US7358596B2 (en) | 1998-05-14 | 2008-04-15 | Micron Technology, Inc. | Device isolation for semiconductor devices |
KR100541697B1 (ko) * | 1998-12-15 | 2006-03-09 | 주식회사 하이닉스반도체 | 디램의 셀 트랜지스터 제조방법 |
KR20020051351A (ko) * | 2000-12-22 | 2002-06-29 | 박종섭 | 반도체장치의 소자격리방법 |
KR20030030896A (ko) * | 2001-10-09 | 2003-04-18 | 엘피다 메모리, 아이엔씨. | 쉘로우 트렌치 분리법을 사용하는 반도체 장치 및 그 제조방법 |
DE10234165A1 (de) * | 2002-07-26 | 2004-02-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Füllen einer in einer Materialschicht gebildeten Öffnung mit einem isolierenden Material |
US6812115B2 (en) | 2002-07-26 | 2004-11-02 | Advanced Micro Devices, Inc. | Method of filling an opening in a material layer with an insulating material |
DE10234165B4 (de) * | 2002-07-26 | 2008-01-03 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Füllen eines Grabens, der in einem Substrat gebildet ist, mit einem isolierenden Material |
JP2015179729A (ja) * | 2014-03-19 | 2015-10-08 | 東京エレクトロン株式会社 | シリコン酸化膜の形成方法およびその形成装置 |
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