JP2815255B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2815255B2 JP2815255B2 JP21353491A JP21353491A JP2815255B2 JP 2815255 B2 JP2815255 B2 JP 2815255B2 JP 21353491 A JP21353491 A JP 21353491A JP 21353491 A JP21353491 A JP 21353491A JP 2815255 B2 JP2815255 B2 JP 2815255B2
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Description
【0001】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくは、サブミクロンデバイスの素子分
離技術に関するものである。
に関し、更に詳しくは、サブミクロンデバイスの素子分
離技術に関するものである。
【0002】
【従来の技術】従来のこの種の方法はLOCOS方或い
はBOX法にて行われていた。
はBOX法にて行われていた。
【0003】
【発明が解決しようとする課題】しかし、上記従来法で
は、トレンチ内をCVD−SiO2 膜等で埋め込む場
合、開口径が0.3〜1.0μmの微細なトレンチで
は、アスペクト比が大となり、トレンチ内を均一に埋め
込めない。また、BPSG/CVD−SiO2 のエッチ
バックの際ドライエッチングを行う場合に均一性、選択
性が十分でなく、またウェットエッチングを行った場合
でもトレンチのエッジ部で段差を生じる。
は、トレンチ内をCVD−SiO2 膜等で埋め込む場
合、開口径が0.3〜1.0μmの微細なトレンチで
は、アスペクト比が大となり、トレンチ内を均一に埋め
込めない。また、BPSG/CVD−SiO2 のエッチ
バックの際ドライエッチングを行う場合に均一性、選択
性が十分でなく、またウェットエッチングを行った場合
でもトレンチのエッジ部で段差を生じる。
【0004】
【課題を解決するための手段及び作用】本発明によれ
ば、開口幅の狭いトレンチと開口幅の広いトレンチとを
有する半導体基板内に、 (a)その半導体基板の表面全面を酸化した後、その酸
化膜上の全面にポリシリコン膜を堆積し、エッチバック
して開口幅の狭いトレンチ内にポリシリコン膜を残存さ
せる工程と、 (b)トレンチを含む半導体基板上の全面にSi3 N4
膜を堆積する工程と、 (c)少なくともトレンチ内が埋設されるように非溶融
性のSiO2 膜を形成し、その上にこのSiO2 膜に比
べて良溶融性のガラス層を積層する工程と、 (d)高温アニール後、平坦化し、Si3 N4 膜が露出
するまでドライエッチング又はウェットエッチングを行
ってトレンチに非溶融性のSiO2 膜を埋め込むことで
素子分離領域を形成するに際して、 開口幅の広いトレンチ内に埋め込まれる非溶融性のSi
O2 膜の段差がなくなるまで上記(c)、(d)工程を
順次少なくとも1回以上繰り返し、それによってトレン
チ内を埋め込むようにする工程とからなる半導体装置の
製造方法が提供される。すなわち、本発明では、非溶融
性のSiO2 膜を形成した後、その上にこのSiO2 膜
に比べて良溶融性のガラス層を堆積し、これらをエッチ
バックして非溶融性のSiO2 膜をトレンチ内に埋設す
る際に、Si3 N4 膜をストッパーとして用いることが
できる。また、素子分離領域形成後、トレンチ内に埋め
込んだ非溶融性のSiO2 膜の表面を、半導体基板の表
面よりも高く配置させることができる。さらには、良溶
融性のガラス層を積層して高温アニールで平坦化する際
に、Si3 N4 膜の介在によって良溶融性のガラス層か
らの不純物のオート・ドーピングが防止できる。
ば、開口幅の狭いトレンチと開口幅の広いトレンチとを
有する半導体基板内に、 (a)その半導体基板の表面全面を酸化した後、その酸
化膜上の全面にポリシリコン膜を堆積し、エッチバック
して開口幅の狭いトレンチ内にポリシリコン膜を残存さ
せる工程と、 (b)トレンチを含む半導体基板上の全面にSi3 N4
膜を堆積する工程と、 (c)少なくともトレンチ内が埋設されるように非溶融
性のSiO2 膜を形成し、その上にこのSiO2 膜に比
べて良溶融性のガラス層を積層する工程と、 (d)高温アニール後、平坦化し、Si3 N4 膜が露出
するまでドライエッチング又はウェットエッチングを行
ってトレンチに非溶融性のSiO2 膜を埋め込むことで
素子分離領域を形成するに際して、 開口幅の広いトレンチ内に埋め込まれる非溶融性のSi
O2 膜の段差がなくなるまで上記(c)、(d)工程を
順次少なくとも1回以上繰り返し、それによってトレン
チ内を埋め込むようにする工程とからなる半導体装置の
製造方法が提供される。すなわち、本発明では、非溶融
性のSiO2 膜を形成した後、その上にこのSiO2 膜
に比べて良溶融性のガラス層を堆積し、これらをエッチ
バックして非溶融性のSiO2 膜をトレンチ内に埋設す
る際に、Si3 N4 膜をストッパーとして用いることが
できる。また、素子分離領域形成後、トレンチ内に埋め
込んだ非溶融性のSiO2 膜の表面を、半導体基板の表
面よりも高く配置させることができる。さらには、良溶
融性のガラス層を積層して高温アニールで平坦化する際
に、Si3 N4 膜の介在によって良溶融性のガラス層か
らの不純物のオート・ドーピングが防止できる。
【0005】
【実施例】まず、図1に示すように、Si基板1に開口
幅(開口径)0.5 μm、深さ0.6μmの、幅の狭いトレ
ンチ2を形成する。そして、トレンチ2内を酸化して膜
厚Aが500 ÅのSiO2 膜3を形成し、その後、Pol
y−Si膜4を膜厚Bが6000Åに堆積する。一方、図2
は図1と同時工程で作成される幅広のトレンチ22の領域
を示す。次に、トレンチ2,22 におけるPoly−Si
膜4をRIEによりエッチバックする(図3、図4参
照)。この時、狭いトレンチ2(図3参照)では、トレ
ンチ内にPoly−Si膜4aが2000〜3000Å程度残る
ようにエッチバックする。一方、幅広のトレンチ22内で
はトレンチ内の側壁部以外はPoly−Si膜が残存す
ることなく除去される(図4参照)。次に、トレンチ内
にSi3 N4 膜5をCVD法により500 Å堆積する(図
3、図4参照)。次に、図5、図6に示すように非溶融
性のガラス、例えば、CVD−SiO2 膜6を6000Å厚
積層し、その上に良溶融性のガラス、例えば、BPSG
膜7を6000Å積層し、続いて900 〜1000℃の高温アニー
ルで平坦化する。この際、Si3 N4 膜5の介在によっ
てBPSG膜7からのボロン、リンのオート・ドーピン
グを防止できる 次にBHFにより、Si3 N4 膜5が露出するまでエッ
チバックして各トレンチ2,22 内にCVD−SiO2 膜
6を残存させる(図7、図8参照)。この時、幅広のト
レンチ22(図8参照)では、エッジ部で段差8が生じ
る。このため、図9、図10に示すようにさらに(i)C
VD−SiO2 膜9及びBPSG膜10を順次積層する工
程と、(ii)上記と同じ高温アニール工程と、さらに
(iii )SiO2 膜9、BPSG膜10のエッチバックの
工程をトレンチ22内で、CVD−SiO2 膜の段差が生
じないように(図12参照)、かつ均一で平坦な表面を有
するようになるまで再度繰り返すことにより、CVD−
SiO2 膜9を埋め込むことができる(図11、図12参
照)。最後に、図13、図14に示すようにトレンチ
2,22 内に存在しているSi3 N4 膜5とSiO2 膜3
のみを残して、Si3 N4 膜5と、SiO2 膜3を順次
削除することにより素子分離領域が完成する。この際、
狭いトレンチ2では、図5でPoly−Si膜4aを残
すことで埋め込まれたCVD−SiO2 膜6のかさあげ
を行うことができ、それによってトレンチ内のアスペク
ト比(深さ/開口幅)を低減でき、狭いトレンチ内にも
均一性良くCVD−SiO2 膜を埋め込むことができ
る。このように本実施例では、Si3 N4 膜5をBPS
G/CVD−SiO2 のエッチバックの際のストッパー
として用いることができる。また、素子分離領域形成後
トレンチ内に埋め込んだCVD−SiO2 膜の表面をS
i基板1の表面よりも高く配置することができる。更に
良溶融性のガラス、例えば、BPSG膜7を積層し、続
いて高温アニールで平坦化する際にSi3 N4 膜5の介
在によってBPSG膜7からのボロン、リンのオート・
ドーピングを防止できる。
幅(開口径)0.5 μm、深さ0.6μmの、幅の狭いトレ
ンチ2を形成する。そして、トレンチ2内を酸化して膜
厚Aが500 ÅのSiO2 膜3を形成し、その後、Pol
y−Si膜4を膜厚Bが6000Åに堆積する。一方、図2
は図1と同時工程で作成される幅広のトレンチ22の領域
を示す。次に、トレンチ2,22 におけるPoly−Si
膜4をRIEによりエッチバックする(図3、図4参
照)。この時、狭いトレンチ2(図3参照)では、トレ
ンチ内にPoly−Si膜4aが2000〜3000Å程度残る
ようにエッチバックする。一方、幅広のトレンチ22内で
はトレンチ内の側壁部以外はPoly−Si膜が残存す
ることなく除去される(図4参照)。次に、トレンチ内
にSi3 N4 膜5をCVD法により500 Å堆積する(図
3、図4参照)。次に、図5、図6に示すように非溶融
性のガラス、例えば、CVD−SiO2 膜6を6000Å厚
積層し、その上に良溶融性のガラス、例えば、BPSG
膜7を6000Å積層し、続いて900 〜1000℃の高温アニー
ルで平坦化する。この際、Si3 N4 膜5の介在によっ
てBPSG膜7からのボロン、リンのオート・ドーピン
グを防止できる 次にBHFにより、Si3 N4 膜5が露出するまでエッ
チバックして各トレンチ2,22 内にCVD−SiO2 膜
6を残存させる(図7、図8参照)。この時、幅広のト
レンチ22(図8参照)では、エッジ部で段差8が生じ
る。このため、図9、図10に示すようにさらに(i)C
VD−SiO2 膜9及びBPSG膜10を順次積層する工
程と、(ii)上記と同じ高温アニール工程と、さらに
(iii )SiO2 膜9、BPSG膜10のエッチバックの
工程をトレンチ22内で、CVD−SiO2 膜の段差が生
じないように(図12参照)、かつ均一で平坦な表面を有
するようになるまで再度繰り返すことにより、CVD−
SiO2 膜9を埋め込むことができる(図11、図12参
照)。最後に、図13、図14に示すようにトレンチ
2,22 内に存在しているSi3 N4 膜5とSiO2 膜3
のみを残して、Si3 N4 膜5と、SiO2 膜3を順次
削除することにより素子分離領域が完成する。この際、
狭いトレンチ2では、図5でPoly−Si膜4aを残
すことで埋め込まれたCVD−SiO2 膜6のかさあげ
を行うことができ、それによってトレンチ内のアスペク
ト比(深さ/開口幅)を低減でき、狭いトレンチ内にも
均一性良くCVD−SiO2 膜を埋め込むことができ
る。このように本実施例では、Si3 N4 膜5をBPS
G/CVD−SiO2 のエッチバックの際のストッパー
として用いることができる。また、素子分離領域形成後
トレンチ内に埋め込んだCVD−SiO2 膜の表面をS
i基板1の表面よりも高く配置することができる。更に
良溶融性のガラス、例えば、BPSG膜7を積層し、続
いて高温アニールで平坦化する際にSi3 N4 膜5の介
在によってBPSG膜7からのボロン、リンのオート・
ドーピングを防止できる。
【0006】
【発明の効果】以上のようにこの発明によれば、簡便か
つ低コストで、微細なトレンチから比較的広い幅のトレ
ンチまで非溶融性ガラスを均一性良く埋め込めることが
できる。また、パターン密度にも依存しないため、高集
積の半導体装置を製造することができる。
つ低コストで、微細なトレンチから比較的広い幅のトレ
ンチまで非溶融性ガラスを均一性良く埋め込めることが
できる。また、パターン密度にも依存しないため、高集
積の半導体装置を製造することができる。
【図1】この発明の一実施例の狭い開口幅のトレンチに
おける製造工程の第1ステップを示す構成説明図であ
る。
おける製造工程の第1ステップを示す構成説明図であ
る。
【図2】上記実施例の広い開口幅のトレンチにおける製
造工程の第1ステップを示す構成説明図である。
造工程の第1ステップを示す構成説明図である。
【図3】上記実施例の狭い開口幅トレンチにおける製造
工程の第2ステップを示す構成説明図である。
工程の第2ステップを示す構成説明図である。
【図4】上記実施例の広い開口幅のトレンチにおける製
造工程の第2ステップを示す構成説明図である。
造工程の第2ステップを示す構成説明図である。
【図5】上記実施例の狭い開口幅のトレンチにおける製
造工程の第3ステップを示す構成説明図である。
造工程の第3ステップを示す構成説明図である。
【図6】上記実施例の広い開口幅のトレンチにおける製
造工程の第3ステップを示す構成説明図である。
造工程の第3ステップを示す構成説明図である。
【図7】上記実施例の狭い開口幅のトレンチにおける製
造工程の第4ステップを示す構成説明図である。
造工程の第4ステップを示す構成説明図である。
【図8】上記実施例の広い開口幅のトレンチにおける製
造工程の第4ステップを示す構成説明図である。
造工程の第4ステップを示す構成説明図である。
【図9】上記実施例の狭い開口幅のトレンチにおける製
造工程の第5ステップを示す構成説明図である。
造工程の第5ステップを示す構成説明図である。
【図10】上記実施例の広い開口幅のトレンチにおける
製造工程の第5ステップを示す構成説明図である。
製造工程の第5ステップを示す構成説明図である。
【図11】上記実施例の狭い開口幅のトレンチにおける
製造工程の第6ステップを示す構成説明図である。
製造工程の第6ステップを示す構成説明図である。
【図12】上記実施例の広い開口幅のトレンチにおける
製造工程の第6ステップを示す構成説明図である。
製造工程の第6ステップを示す構成説明図である。
【図13】上記実施例の狭い開口幅のトレンチにおける
製造工程の第7ステップを示す構成説明図である。
製造工程の第7ステップを示す構成説明図である。
【図14】上記実施例の広い開口幅のトレンチにおける
製造工程の第7ステップを示す構成説明図である。
製造工程の第7ステップを示す構成説明図である。
1 Si基板 2 狭い幅のトレンチ 3 熱酸化によるSiO2 膜 4 ポリシリコン膜 4a 狭い幅のトレンチに残存したポリシリコン膜 5 Si3 N4 膜 6, 9 CVD−SiO2 膜 7, 10 BPSG膜 22 広い幅のトレンチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77
Claims (3)
- 【請求項1】 開口幅の狭いトレンチと開口幅の広いト
レンチとを有する半導体基板内に、 (a)その半導体基板の表面全面を酸化した後、その酸
化膜上の全面にポリシリコン膜を堆積し、エッチバック
して開口幅の狭いトレンチ内にポリシリコン膜を残存さ
せる工程と、 (b)トレンチを含む半導体基板上の全面にSi3 N4
膜を堆積する工程と、 (c)少なくともトレンチ内が埋設されるように非溶融
性のSiO2 膜を形成し、その上にこのSiO2 膜に比
べて良溶融性のガラス層を積層する工程と、 (d)高温アニール後、平坦化し、Si3 N4 膜が露出
するまでドライエッチング又はウェットエッチングを行
ってトレンチに非溶融性のSiO2 膜を埋め込むことで
素子分離領域を形成するに際して、 開口幅の広いトレンチ内に埋め込まれる非溶融性のSi
O2 膜の段差がなくなるまで上記(c)、(d)工程を
順次少なくとも1回以上繰り返し、それによってトレン
チ内を埋め込むようにする工程とからなる半導体装置の
製造方法。 - 【請求項2】 開口幅の狭いトレンチは、その底部にト
レンチのアスペクト比を低減しうるポリシリコン膜を有
する請求項1記載の半導体装置の製造方法。 - 【請求項3】 良溶融性のガラス層が、BPSG層であ
る請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21353491A JP2815255B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21353491A JP2815255B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555360A JPH0555360A (ja) | 1993-03-05 |
JP2815255B2 true JP2815255B2 (ja) | 1998-10-27 |
Family
ID=16640782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21353491A Expired - Fee Related JP2815255B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2815255B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0574927A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
US5976947A (en) * | 1997-08-18 | 1999-11-02 | Micron Technology, Inc. | Method for forming dielectric within a recess |
JP2002100672A (ja) | 2000-09-21 | 2002-04-05 | Nec Corp | 素子分離用トレンチの形成方法 |
-
1991
- 1991-08-26 JP JP21353491A patent/JP2815255B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0555360A (ja) | 1993-03-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070814 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |