JP3367484B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
の製造方法に係り、特に、半導体素子基板表面上と溝部
内に絶縁膜を成長してなる分離絶縁膜と、この分離絶縁
膜に形成されるコンタクト孔とを備えた半導体装置及び
その製造方法に関する。
半導体装置の高集積化に伴い、半導体素子基板にて素子
領域間を分離するための素子分離絶縁膜の微細化が重要
視されている。そのための方法の一つとして、半導体素
子基板に細幅の溝部(以下、トレンチと称する)を形成
し、且つ、このトレンチ内に絶縁膜を埋設したトレンチ
構造の素子分離絶縁膜(以下、分離絶縁膜と称する)が
提案されている。この分離絶縁膜は、半導体素子基板の
深い位置まで素子領域間を絶縁分離することが可能であ
る。よって、従来の方法の一つであるLOCOS法(局
所酸化法)による素子分離に比較して、絶縁分離特性が
高いという利点がある。
層構造を有するSOI(Silicon On Ins
ulator)基板に前述の分離絶縁膜を適用した場
合、分離絶縁膜の下端部をSOI基板の中間に存在する
中間絶縁層にまで達するように形成すると、素子領域間
を分離絶縁膜と中間絶縁層とで完全に絶縁分離すること
が可能となる。よって、かかる手法によると、素子領域
間は、極めて絶縁分離特性の高い構造が得られることと
なる。
方法の基本工程を示す説明図である。
層104と半導体素子基板101との積層構造を有する
SOI基板107である。このSOI基板107におい
て、半導体素子基板101にトレンチ105を形成する
ためには、半導体素子基板101の表面にその分離領域
を覆うレジストマスクを形成し、このレジストマスクを
利用して半導体素子基板101の表面に異方性エッチン
グを行なう(図示せず)。そして、この工程を経た後
に、図3(b)に示すような、中間絶縁層104にまで
達するトレンチ105が形成される。
素子基板101の表面の全面に、化学気相成長法等を用
いてシリコン酸化膜等からなる絶縁膜を、トレンチ10
5の開口部の幅よりも厚く成長させ、図3(c)に示す
ような分離絶縁膜103を形成する。
上に成長した分離絶縁膜103に、図3(d)に示すよ
うな半導体素子基板101の表面にまで達するコンタク
ト孔106を、エッチング等を用いて形成する。この後
に、所定の電気配線が形成されることとなる。
を成長させる工程において、トレンチ105内のボイド
の発生を防止するために、トレンチ105の内側の各面
がその底面に対してなす角度を88度以下とし、且つ、
前述の分離絶縁膜103を、成長速度が遅い減圧化学気
相成長法で成長させたノンドープケイ酸ガラス(NS
G)とする方法が検討されている。
た従来例にあっては、トレンチ105を含む半導体素子
基板101の全面上に絶縁膜を成長する工程において、
その成長した後の分離絶縁膜103の厚みを小さくする
とトレンチ105上にて分離絶縁膜103の表面上に窪
みが発生する。そして、この窪みが、後の電気配線を形
成する工程における断線の原因となることがあった。こ
のため、この窪みの発生をなくすために、成長した後の
分離絶縁膜103の厚さをトレンチ105の開口部の幅
よりも大きくしていた。つまり、成長した後の分離絶縁
膜103の最小厚さはトレンチ105の開口部の幅に依
存して決まっていた。
において、より高い分離耐圧が要求される場合には、ト
レンチ105の開口部の幅をより広く取る必要があっ
た。これに伴い、前述したように、成長した後の分離絶
縁膜103の最小の厚さもより大きくする必要があっ
た。
を形成し、配線を行なう工程において、不都合が生じて
いた。即ち、トレンチ105の幅が広くなると、成長し
た後の分離絶縁膜103の厚さが大きくなる。よって、
半導体素子基板101の表面に設けるコンタクト孔10
6のアスペクト比が大きくなってしまう。ここで、アス
ペクト比の製造上の限界により、分離絶縁膜103の厚
さに応じてコンタクト孔106の開口部の幅は大きくせ
ざるを得なくなる。よって、素子の集積度を上げ、高集
積化を図ることに相反するという不都合が生じていた。
合を改善し、特に、高集積化が可能な半導体装置及びそ
の製造方法を提供することをその目的とする。
ために、本発明に係る請求項1乃至4記載の各半導体装
置では、半導体素子が形成される半導体素子基板と、こ
の半導体素子基板に設けられ、開口部の幅が底部よりも
広い状態のテーパ状の溝部と、この溝部内を含む半導体
素子基板の表面の全面に絶縁膜を成長させてなる分離絶
縁膜と、この半導体素子基板上の分離絶縁膜に、半導体
素子基板の表面に達するコンタクト孔とを備えている。
そして、溝部内を分離絶縁膜で埋設し、かつ半導体素子
基板上の分離絶縁膜の厚さを、溝部の開口部の幅よりも
薄くしたことを、共通の特徴としている。このことによ
り、前述のコンタクト孔のアスペクト比を小さくでき、
よって、その開口部の幅を小さくすることが可能にな
り、高集積化への可能性が増大する。
相成長法にて成長したノンドープケイ酸ガラスで構成し
てもよく、他に、減圧化学気相成長法にて成長した高温
酸化膜とノンドープケイ酸ガラスとの積層構造で構成し
てもよい。また、前述した半導体素子基板を単結晶シリ
コン基板とした場合の適用も可能である。
置の製造方法では、半導体素子基板に開口部の幅が底部
よりも広い状態のテーパ状の溝部を形成する溝部形成工
程と、この溝部形成工程で形成された溝部内を含む半導
体素子基板の表面の全面に、減圧化学気相成長法にて少
なくとも溝部の開口部の幅よりも厚く絶縁膜を成長させ
て、溝部内を埋める絶縁膜と溝部上の分離絶縁膜の表面
を平坦化する絶縁膜とを同一の絶縁膜によって行う分離
絶縁膜形成工程と、この分離絶縁膜形成工程にて成長し
た半導体素子基板上の分離絶縁膜に、半導体素子基板の
表面に達するコンタクト孔を形成するコンタクト孔形成
工程とを備えている。また、分離絶縁膜形成工程とコン
タクト孔形成工程との間に、分離絶縁膜形成工程にて成
長した分離絶縁膜を異方性プラズマエッチングにて所望
の厚さエッチングする分離絶縁膜エッチング工程を設け
たことを、共通の特徴としている。
成長した分離絶縁膜の表面には、窪みの発生がなくな
り、更に、その表面形状を平坦にすることができる。ま
た、エッチングを行なうことで、コンタクト孔形成の際
のそのアスペクト比を小さくすることができ、よって、
コンタクト孔の開口部の幅を小さくすることが可能にな
り、高集積化への可能性が増大する。また、分離絶縁膜
エッチング工程にてエッチングされた後の分離絶縁膜の
厚さを、溝部の開口部の幅よりも薄くしたことにより、
コンタクト孔の開口部の幅を更に小さくすることができ
る。
分離絶縁膜は、ノンドープケイ酸ガラスで形成してもよ
い。この分離絶縁膜については、他に、高温酸化膜と、
この上にノンドープケイ酸ガラスとで積層構造に形成し
てもよい。更に、ノンドープケイ酸ガラスに代えて、ト
ラエチルオルソシリケイトを用いることでもよい。ま
た、前述した半導体素子基板を単結晶シリコン基板で形
成した場合の適用も可能である。
図1に基づいて説明する。ここで、図1は本発明の実施
形態を示す半導体装置の概略断面図である。
する支持基板2と、その上層に厚さ2μm程度のシリコ
ン酸化膜からなる中間絶縁層4とを有する構造の基板上
に、厚さ5μm程度の単結晶シリコン基板からなる半導
体素子基板1を積層させてなるSOI基板7にて構成さ
れている。
絶縁層4にまで達するようなトレンチ5が形成されてい
る。また、このトレンチ5の内側の各面がその底面に対
してなす角度αは88度以下となるように形成されてい
る。ここで、このトレンチ5の開口部の幅D5は、要求
される素子分離耐圧によって決定される。例えば200
[V]の素子分離耐圧の要求値の場合におけるトレンチ5
の開口部の幅D5は2μm程度であり、本実施形態にお
いてもD5を2μmとする。
上には、減圧化学気相成長法でノンドープケイ酸ガラス
(NSG)が成長してなる分離絶縁膜3が形成されてい
る。また、分離絶縁膜3は、高温酸化膜(HTO)を減
圧化学気相成長法で成長させた上層に、ノンドープケイ
酸ガラスを減圧化学気相成長法で積層させる積層構造の
もので構成してもよい。ここで、本実施形態において
は、前述した半導体素子基板1の表面上に形成している
分離絶縁膜3の厚さTは1μm程度としている。
には、半導体素子基板1の表面にまで達するコンタクト
孔6が形成されている。ここで、高集積化のために、コ
ンタクト孔6の開口部の幅D6は0.5μm程度の大き
さとしている。この場合においても、コンタクト孔6の
アスペクト比(即ち、T/D6)は2程度となり、十分
製造が可能な範囲となっている。よって、コンタクト孔
6の開口部の幅D6が小さい、即ち、素子の集積度が高
い半導体装置を実現することができる。
と、中間絶縁層4と、半導体素子基板1との積層構造を
有するSOI基板7に適用した場合を説明したものであ
るが、特にこのSOI基板7に限定されるものではな
い。半導体素子基板1は単結晶シリコン基板の他に、様
々な基板に対しても適用することが可能である。
2に基づいて説明する。ここで、図2は本発明の実施形
態を示す半導体装置の製造方法の基本工程の説明図であ
る。
板2と、その上層に厚さ2μm程度のシリコン酸化膜か
らなる中間絶縁層4とを有する構造の基板上に、厚さ5
μm程度の単結晶シリコン基板からなる半導体素子基板
1を積層させてなるSOI基板7である。
離領域を覆うレジストマスクを形成し(図示せず)、こ
のレジストマスクを利用して、異方性エッチングを行
う。その後、前述のレジストマスクを除去し、図2
(b)に示すような、中間絶縁層4にまで達するような
トレンチ5を形成する(溝部形成工程)。ここで、この
トレンチ5の内側の各面のその底面に対してなす角度α
が88度以下となるように形成する。この様にすること
で、後述する絶縁膜をトレンチ5内へ成長する工程にお
いて、トレンチ5内のボイドの発生を防止することがで
きる。また、このトレンチ5の開口部の幅D5は、要求
される素子分離耐圧によって決定する。例えば、200
[V]の素子分離耐圧の要求値の場合におけるトレンチ5
の開口部の幅D5は2μm程度必要となる。
を含む半導体素子基板1の表面上に、絶縁膜としてのノ
ンドープケイ酸ガラス(NSG)を、成長速度の遅い減
圧化学気相成長法で成長させ、分離絶縁膜3を形成する
(分離絶縁膜形成工程)。ここで、分離絶縁膜3は、高
温酸化膜(HTO)を減圧化学気相成長法で成長させた
上層に、ノンドープケイ酸ガラスを減圧化学気相成長法
で積層させる積層構造のものでもよい。また、このノン
ドープケイ酸ガラスに代えてトラエチルオルソシリケー
ト(TEOS)を用いてもよい。ここで、トレンチ5の
開口部の幅D5を2μm程度とした場合、成長させる分
離絶縁膜3の厚さT’も2μm程度必要である。この厚
さT’が少ないとトレンチ5上の分離絶縁膜3の中央部
に窪みが発生する。分離絶縁膜3の厚さT’は、最低で
もトレンチ5の開口部の幅D5よりも厚いことが必要で
ある。前述したことにより、十分な厚さの分離絶縁膜3
を成長させて、トレンチ5内へ埋設を行ない、分離絶縁
膜3の表面形状を平坦にしている。
板1の表面の全面にも2μm程度の分離絶縁膜3が成長
している。続いて、図2(d)に示すように、半導体素
子基板1表面に対して垂直方向に優勢な異方性酸化膜プ
ラズマエッチングで、半導体素子基板1表面上に成長し
た分離絶縁膜3の表面全体を均一にエッチングして、そ
の分離絶縁膜3の厚さTを薄くする(分離絶縁膜エッチ
ング工程)。例えば、厚さ(図2(c)におけるT’)
2μm程度に成長した分離絶縁膜3を、コンタクト孔6
の形成しやすい分離絶縁膜3の厚さ(図2(d)におけ
るT)1μm程度になるまでエッチングする。ここで、
前述したエッチングの方法は、異方性酸化膜プラズマエ
ッチングのみに限定されることはなく、他のエッチング
方法であってもよい。
ッチング等の公知の技術を用いて、コンタクト孔6を形
成する(コンタクト孔形成工程)。ここで、コンタクト
孔6の開口部の幅D6を0.5μmの大きさとした場合
においても、そのコンタクト孔6のアスペクト比(即ち
T/D6)は2程度となり、十分製造が可能な範囲にな
る。よって、コンタクト孔6の開口部の幅D6が小さ
い、即ち、素子の集積度が高い半導体装置を実現するこ
とができる。
的な数値を挙げて説明を行なったが、この数値は限定さ
れるものではない。例えば、分離絶縁膜3の厚さTを
0.5μm程度までエッチングすれば、当然の如くコン
タクト孔6の開口部の幅D6を更に小さくすることが可
能になる。よって、更に、素子の集積度が高い半導体装
置及びその製造方法を提供することができる。
と、中間絶縁層4と、半導体素子基板1との積層構造を
有するSOI基板7に適用した場合を説明したものであ
るが、特にこのSOI基板7に限定されるものではな
い。半導体素子基板1は単結晶シリコン基板の他に、様
々な基板に対しても適用することが可能である。
分離絶縁膜形成工程においてトレンチの開口部の幅より
も厚く分離絶縁膜を成長させることで、トレンチ上の分
離絶縁膜の表面を窪みのない平坦な表面形状にすること
ができる。これにより、電気配線の形成工程および、そ
の形成された電気配線における断線を防ぐことができ
る。また、分離絶縁膜での素子分離耐圧に高耐圧が要求
され、トレンチの開口部の幅を広くする必要がある場合
においても、半導体素子基板上に厚く成長した分離絶縁
膜の全面をエッチングすることにより、コンタクト孔が
製造しやすい所要の厚さにすることが可能になる。これ
により、コンタクト孔を形成する工程においてこのコン
タクト孔の開口部の幅を小さくしても、容易にそのアス
ペクト比を製造可能な範囲にすることができる。即ち、
高集積な半導体装置を製造するための素子の集積度を上
げることが可能となり、従来にない優れた半導体装置及
びその製造方法を提供することができる。
るための概略断面図である。
法の基本工程を示す説明図である。
程を示す説明図である。
Claims (10)
- 【請求項1】 半導体素子が形成される半導体素子基板
と、 この半導体素子基板に設けられ、開口部の幅が底部より
も広い状態のテーパ状の溝部と、 この溝部内を含む半導体素子基板の表面の全面に絶縁膜
を成長させてなる分離絶縁膜と、 この半導体素子基板上の分離絶縁膜に、前記半導体素子
基板の表面に達するコンタクト孔とを備えた半導体装置
において、前記溝部内を前記分離絶縁膜で埋設し、かつ 前記半導体
素子基板上の分離絶縁膜の厚さを、前記溝部の開口部の
幅よりも薄くしたことを特徴とする半導体装置。 - 【請求項2】 前記分離絶縁膜を、減圧化学気相成長法
にて成長したノンドープケイ酸ガラスで構成したことを
特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記分離絶縁膜を、減圧化学気相成長法
にて成長した高温酸化膜とノンドープケイ酸ガラスとの
積層構造で構成したことを特徴とする請求項1記載の半
導体装置。 - 【請求項4】 前記半導体素子基板を単結晶シリコン基
板としたことを特徴とする請求項1,2又は3記載の半
導体装置。 - 【請求項5】 半導体素子基板に開口部の幅が底部より
も広い状態のテーパ状の溝部を形成する溝部形成工程
と、 この溝部形成工程で形成された溝部内を含む半導体素子
基板の表面の全面に、減圧化学気相成長法にて少なくと
も前記溝部の開口部の幅よりも厚く絶縁膜を成長させ
て、前記溝部内を埋める絶縁膜と前記溝部上の分離絶縁
膜の表面を平坦化する絶縁膜とを同一の絶縁膜によって
行う分離絶縁膜形成工程と、 この分離絶縁膜形成工程にて成長した半導体素子基板上
の分離絶縁膜に、半導体素子基板の表面に達するコンタ
クト孔を形成するコンタクト孔形成工程とを備えた半導
体装置の製造方法において、 前記分離絶縁膜形成工程とコンタクト孔形成工程との間
に、前記分離絶縁膜形成工程にて成長した分離絶縁膜を
異方性プラズマエッチングにて所望の厚さエッチングす
る分離絶縁膜エッチング工程を設けたことを特徴とする
半導体装置の製造方法。 - 【請求項6】 前記分離絶縁膜エッチング工程にてエッ
チングされた後の分離絶縁膜の厚さを、前記溝部の開口
部の幅よりも薄くしたことを特徴とする請求項5記載の
半導体装置の製造方法。 - 【請求項7】 前記分離絶縁膜形成工程にて成長する分
離絶縁膜を、ノンドープケイ酸ガラスで形成したことを
特徴とする請求項5又は6記載の半導体装置の製造方
法。 - 【請求項8】 前記分離絶縁膜形成工程にて成長する分
離絶縁膜を、高温酸化膜と、この上にノンドープケイ酸
ガラスとで積層構造に形成したことを特徴とする請求項
5又は6記載の半導体装置の製造方法。 - 【請求項9】 前記ノンドープケイ酸ガラスに代えて、
トラエチルオルソシリケイトを用いることを特徴とした
請求項7又は8記載の半導体装置の製造方法。 - 【請求項10】 前記半導体素子基板を単結晶シリコン
基板で形成したことを特徴とする請求項5,6,7,8
又は9記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP26308199A JP3367484B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置及びその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26308199A JP3367484B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001085515A JP2001085515A (ja) | 2001-03-30 |
JP3367484B2 true JP3367484B2 (ja) | 2003-01-14 |
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ID=17384580
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Application Number | Title | Priority Date | Filing Date |
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JP26308199A Expired - Fee Related JP3367484B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置及びその製造方法 |
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JP2005286181A (ja) * | 2004-03-30 | 2005-10-13 | Nec Corp | 半導体装置及びその製造方法及び携帯型電子機器 |
JP2006269551A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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1999
- 1999-09-17 JP JP26308199A patent/JP3367484B2/ja not_active Expired - Fee Related
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JP2001085515A (ja) | 2001-03-30 |
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