JP2000058802A - Ｓｏｉウェハの製造方法 - Google Patents
Ｓｏｉウェハの製造方法Info
- Publication number
- JP2000058802A JP2000058802A JP11006740A JP674099A JP2000058802A JP 2000058802 A JP2000058802 A JP 2000058802A JP 11006740 A JP11006740 A JP 11006740A JP 674099 A JP674099 A JP 674099A JP 2000058802 A JP2000058802 A JP 2000058802A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- forming
- oxide layer
- manufacturing
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 40
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 230000036961 partial effect Effects 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 8
- 235000012431 wafers Nutrition 0.000 description 55
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 241001585714 Nola Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 低コストで供給可能なＳＯＩウェハの製造方
法を提供する。 【解決手段】 本発明によるＳＯＩウェハの製造方法
は、単結晶半導体のウェハ（１）上に、第１ウェハ部分
（１８）を覆う耐酸化材料の逆Ｕ字形状の保護領域（３
０）を形成する工程と、前記第１ウェハ部分（１８）間
にのび、しかも前記第１ウェハ部分（１８）の側部を画
定する深い溝（１６）を形成する工程と、保護領域で覆
われる上方部分（２１）の除いて前記第１ウェハ部分
（１８）を完全に酸化する工程と、前記酸化されてない
上方部分（２１）と重なった覆われた酸化物の少くとも
一つの連続した領域（２２）を形成する工程と、前記保
護領域（３０）を除去する工程と、前記酸化されてない
上方部分（２１）から結晶半導体材料層をエピタキシャ
ル成長する工程とからなる。
法を提供する。 【解決手段】 本発明によるＳＯＩウェハの製造方法
は、単結晶半導体のウェハ（１）上に、第１ウェハ部分
（１８）を覆う耐酸化材料の逆Ｕ字形状の保護領域（３
０）を形成する工程と、前記第１ウェハ部分（１８）間
にのび、しかも前記第１ウェハ部分（１８）の側部を画
定する深い溝（１６）を形成する工程と、保護領域で覆
われる上方部分（２１）の除いて前記第１ウェハ部分
（１８）を完全に酸化する工程と、前記酸化されてない
上方部分（２１）と重なった覆われた酸化物の少くとも
一つの連続した領域（２２）を形成する工程と、前記保
護領域（３０）を除去する工程と、前記酸化されてない
上方部分（２１）から結晶半導体材料層をエピタキシャ
ル成長する工程とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩウェハの製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】マイクロエレクトロニクス産業において
近年かなり広く普及してい方法によれば、集積装置の基
板は、単結晶シリコンのウェハから得られていること
は、周知のところである。ここ数年、シリコンのみから
成るウェハに代わり、二つのシリコン層から成り、一方
のシリコン層が他方のシリコン層より薄く、両シリコン
層がシリコン酸化物層で分離された“ＳＯＩ”（シリコ
ンオン絶縁体）と呼ばれる複合ウェハが提案されてきた
（例えば文献“Silicon-on-Insulator Wafer Bonding−
Wafer Thinning Technological Evaluations”J. Hausm
an、G.A. Spierings、U.K.P. Bierman及びJ.A. Pals
著、Japanese Journal of Applied Physics Vol.28、N
o.8 1989年８月pp.1426 〜1443を参照）。
近年かなり広く普及してい方法によれば、集積装置の基
板は、単結晶シリコンのウェハから得られていること
は、周知のところである。ここ数年、シリコンのみから
成るウェハに代わり、二つのシリコン層から成り、一方
のシリコン層が他方のシリコン層より薄く、両シリコン
層がシリコン酸化物層で分離された“ＳＯＩ”（シリコ
ンオン絶縁体）と呼ばれる複合ウェハが提案されてきた
（例えば文献“Silicon-on-Insulator Wafer Bonding−
Wafer Thinning Technological Evaluations”J. Hausm
an、G.A. Spierings、U.K.P. Bierman及びJ.A. Pals
著、Japanese Journal of Applied Physics Vol.28、N
o.8 1989年８月pp.1426 〜1443を参照）。
【０００３】この形式のウェハから形成された基板を備
えた集積回路は、単結晶シリコンのみからなる従来の基
板上に形成した同様の回路に比べて、相当に有利な点を
有しているため、最近においてＳＯＩウェハは相当に注
目されるようになってきた。ＳＯＩウェハのかかる利点
を要約すれば、次の通りである。すなわち、 ａ）スイッチング速度が早く、 ｂ）ノイズに対する不感受性が大きく、 ｃ）損流が少なく、 ｄ）寄生成分の活性化現象（ラッチアップ）が除去さ
れ、 ｅ）寄生容量が低減され、 ｆ）放射線の影響に対する耐性が大きく、そして ｇ）構成要素のパッキング密度が大きい。
えた集積回路は、単結晶シリコンのみからなる従来の基
板上に形成した同様の回路に比べて、相当に有利な点を
有しているため、最近においてＳＯＩウェハは相当に注
目されるようになってきた。ＳＯＩウェハのかかる利点
を要約すれば、次の通りである。すなわち、 ａ）スイッチング速度が早く、 ｂ）ノイズに対する不感受性が大きく、 ｃ）損流が少なく、 ｄ）寄生成分の活性化現象（ラッチアップ）が除去さ
れ、 ｅ）寄生容量が低減され、 ｆ）放射線の影響に対する耐性が大きく、そして ｇ）構成要素のパッキング密度が大きい。
【０００４】ＳＯＩウェハを製造する典型的な方法は、
前記の文献に記載されており、それは、二つの単結晶シ
リコンウェハを接着させること（ウェハ接着法）に基づ
いている。特に、この方法によれば、一方のウェハは酸
化され、洗浄操作の後、他方のウェハと貼り合わされ
る。熱アニール処理の後、酸化されたウェハの外表面は
表面研削され、所要の厚さ（例えば１μｍ）になるまで
研磨され、バフ磨きされる。その後、薄い方の単結晶シ
リコン層上に、電子構成要素を集積するエピタキシャル
層を随意に成長する。
前記の文献に記載されており、それは、二つの単結晶シ
リコンウェハを接着させること（ウェハ接着法）に基づ
いている。特に、この方法によれば、一方のウェハは酸
化され、洗浄操作の後、他方のウェハと貼り合わされ
る。熱アニール処理の後、酸化されたウェハの外表面は
表面研削され、所要の厚さ（例えば１μｍ）になるまで
研磨され、バフ磨きされる。その後、薄い方の単結晶シ
リコン層上に、電子構成要素を集積するエピタキシャル
層を随意に成長する。
【０００５】
【発明が解決しようとする課題】従来のウェハ接合法で
得られたウェハは、卓越した電気的特性を有するが、明
らかにコストが高くなる（標準の基板のコストのほぼ６
倍）。
得られたウェハは、卓越した電気的特性を有するが、明
らかにコストが高くなる（標準の基板のコストのほぼ６
倍）。
【０００６】ＺＨＲ、ＳＩＭＯＸなどの他の方法は、文
献“SOI Technologies: Their Past, Present and Futu
re”J. Haisha 著Journal de Physique Colloque C4 Su
pplement No. 9, Tome 49 1988年9 月に開示されてい
る。この文献に開示されている方法も工業的には許容で
きるレベルに達していなく、幾つかの点で制限される。
実際に、広い酸化物領域にわたって単結晶シリコン層を
得ることができず、覆われた酸化物により生じた応力の
ために変位が生じるので、欠陥レベルが高く、あるいは
ＳＩＭＯＸの場合のように高電圧を印加できず、酸素注
入によって得られる酸化物の厚さはほぼ１００〜２００
ｎｍである。
献“SOI Technologies: Their Past, Present and Futu
re”J. Haisha 著Journal de Physique Colloque C4 Su
pplement No. 9, Tome 49 1988年9 月に開示されてい
る。この文献に開示されている方法も工業的には許容で
きるレベルに達していなく、幾つかの点で制限される。
実際に、広い酸化物領域にわたって単結晶シリコン層を
得ることができず、覆われた酸化物により生じた応力の
ために変位が生じるので、欠陥レベルが高く、あるいは
ＳＩＭＯＸの場合のように高電圧を印加できず、酸素注
入によって得られる酸化物の厚さはほぼ１００〜２００
ｎｍである。
【０００７】したがって、本発明の目的は、これらの方
法の固有の利点を有し、しかも今日使用されている標準
の完全単結晶基板とコスト面で競争できるＳＯＩウェハ
の製造方法を提供することにある。
法の固有の利点を有し、しかも今日使用されている標準
の完全単結晶基板とコスト面で競争できるＳＯＩウェハ
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、ＳＯＩ
ウェハの製造方法は、例えば、請求項１に定義されるよ
うに、単結晶半導体のウェハ上に、第１ウェハ部分を覆
う耐酸化材料の第１保護領域を形成する工程と、前記第
１ウェハ部分間にのび、しかも前記第１ウェハ部分の側
部を画定する深い溝を前記ウェハに形成する工程と、上
方部分の除いて前記第１ウェハ部分を完全に酸化し、前
記酸化されてない上方部分と前記第１保護領域で覆われ
た酸化物の少くとも一つの連続した領域を形成する工程
と、前記第１保護領域を除去する工程と、前記上方部分
から結晶半導体材料層をエピタキシャル成長する工程と
からなることを特徴としている。
ウェハの製造方法は、例えば、請求項１に定義されるよ
うに、単結晶半導体のウェハ上に、第１ウェハ部分を覆
う耐酸化材料の第１保護領域を形成する工程と、前記第
１ウェハ部分間にのび、しかも前記第１ウェハ部分の側
部を画定する深い溝を前記ウェハに形成する工程と、上
方部分の除いて前記第１ウェハ部分を完全に酸化し、前
記酸化されてない上方部分と前記第１保護領域で覆われ
た酸化物の少くとも一つの連続した領域を形成する工程
と、前記第１保護領域を除去する工程と、前記上方部分
から結晶半導体材料層をエピタキシャル成長する工程と
からなることを特徴としている。
【０００９】
【発明の実施の形態】本発明の理解を助けるために、本
発明を限定しない例としてのみ、添付図面を参照して二
つの実施の形態に基づき本発明について説明する。
発明を限定しない例としてのみ、添付図面を参照して二
つの実施の形態に基づき本発明について説明する。
【００１０】図１に示すように、単結晶シリコン領域２
で形成されたウェハ１は、最初に酸化され、その一の表
面３上で、例えば厚さ２００〜６００オングストローム
の第１シリコン酸化物層４を成長する。
で形成されたウェハ１は、最初に酸化され、その一の表
面３上で、例えば厚さ２００〜６００オングストローム
の第１シリコン酸化物層４を成長する。
【００１１】その後、第１シリコン酸化物層４上には、
第１シリコン窒化物層５が厚さ９００〜１５００オング
ストロームに成膜され（図２）、この第１シリコン窒化
物層５上にはレジスト層が成膜される。このレジスト層
はレジストマスク６を形成するようにエッチングされ、
このレジストマスク６は、開口部７で画定された領域を
備えており、開口部７は、第１シリコン窒化物層５の選
択した部分を覆わないよう構成される部分である（図
３）。これらの開口部７は、有利には、シートに対し垂
直方向にのびる条片の形状であり、互いにほぼ１μｍ離
間され、その幅は１〜２μｍである。あるいは、開口部
７は格子（grid）をなし、レジストマスク６を形成する
領域は任意の形状、例えば方形、長方形、六角形または
多角形とすることもできる。
第１シリコン窒化物層５が厚さ９００〜１５００オング
ストロームに成膜され（図２）、この第１シリコン窒化
物層５上にはレジスト層が成膜される。このレジスト層
はレジストマスク６を形成するようにエッチングされ、
このレジストマスク６は、開口部７で画定された領域を
備えており、開口部７は、第１シリコン窒化物層５の選
択した部分を覆わないよう構成される部分である（図
３）。これらの開口部７は、有利には、シートに対し垂
直方向にのびる条片の形状であり、互いにほぼ１μｍ離
間され、その幅は１〜２μｍである。あるいは、開口部
７は格子（grid）をなし、レジストマスク６を形成する
領域は任意の形状、例えば方形、長方形、六角形または
多角形とすることもできる。
【００１２】レジストマスク６を用いることにより、第
１シリコン酸化物層４と第１シリコン窒化物層５の覆わ
れてない部分は、ドライエッチングされて、符号４’，
５’で示す層の部分が残される。そして、レジストマス
ク６が除去され、図４に示す中間構造体が得られる。そ
こでは、残された部分４’，５’が単結晶シリコン領域
２の第１部分８’を覆っており、符号９で示すハードマ
スクを形成する第１保護領域１４を画定する。
１シリコン酸化物層４と第１シリコン窒化物層５の覆わ
れてない部分は、ドライエッチングされて、符号４’，
５’で示す層の部分が残される。そして、レジストマス
ク６が除去され、図４に示す中間構造体が得られる。そ
こでは、残された部分４’，５’が単結晶シリコン領域
２の第１部分８’を覆っており、符号９で示すハードマ
スクを形成する第１保護領域１４を画定する。
【００１３】ハードマスク９を用いることにより、次に
単結晶シリコン領域２がハードマスク９で覆われてない
第２部分８”においてエッチングされ、複数の初期溝１
０が形成される。これらの初期溝１０の形状、幅および
間隔は、開口部７の形状、幅および間隔に相応し、深さ
は０．５〜５μｍであり、この深さは、（以下に説明す
るよう形成される）被覆酸化物層に要求される特性に関
連している（図５）。その後、ウェハ１は酸化処理さ
れ、初期溝１０の底部及び側壁を覆う第２酸化物層１１
が形成される（図６）。第２酸化物層１１の厚さは、例
えば２００〜６００オングストロームである。そして第
２シリコン窒化物層１２が厚さ９００〜１５００オング
ストロームに成膜され（図７）、第２シリコン窒化物層
１２と第２酸化物層１１は、マスクを用いずに異方性エ
ッチングされる。エッチングの異方性により、第２シリ
コン窒化物層１２と第２酸化物層１１の水平部分、すな
わち初期溝１０の底部の層部分と残された部分４’，
５’の上方が除去されて、図８に示す中間構造体が得ら
れる。単結晶シリコン領域２の第１部分８’は、ハード
マスク９（酸化物部分４’及び窒化物部分５’）で覆わ
れ、側方（初期溝１０の垂直壁上）は酸化物及び窒化物
の部分１１’，１２’で覆われ、他方、単結晶シリコン
領域２は初期溝１０の底部１５において、むき出しの状
態にある。
単結晶シリコン領域２がハードマスク９で覆われてない
第２部分８”においてエッチングされ、複数の初期溝１
０が形成される。これらの初期溝１０の形状、幅および
間隔は、開口部７の形状、幅および間隔に相応し、深さ
は０．５〜５μｍであり、この深さは、（以下に説明す
るよう形成される）被覆酸化物層に要求される特性に関
連している（図５）。その後、ウェハ１は酸化処理さ
れ、初期溝１０の底部及び側壁を覆う第２酸化物層１１
が形成される（図６）。第２酸化物層１１の厚さは、例
えば２００〜６００オングストロームである。そして第
２シリコン窒化物層１２が厚さ９００〜１５００オング
ストロームに成膜され（図７）、第２シリコン窒化物層
１２と第２酸化物層１１は、マスクを用いずに異方性エ
ッチングされる。エッチングの異方性により、第２シリ
コン窒化物層１２と第２酸化物層１１の水平部分、すな
わち初期溝１０の底部の層部分と残された部分４’，
５’の上方が除去されて、図８に示す中間構造体が得ら
れる。単結晶シリコン領域２の第１部分８’は、ハード
マスク９（酸化物部分４’及び窒化物部分５’）で覆わ
れ、側方（初期溝１０の垂直壁上）は酸化物及び窒化物
の部分１１’，１２’で覆われ、他方、単結晶シリコン
領域２は初期溝１０の底部１５において、むき出しの状
態にある。
【００１４】その後、初期溝１０を深くするために、初
期溝１０の底部１５において覆われていないシリコン
は、最終的な溝すなわち必要な深さの凹部１６が得られ
るまでエッチングされる。特に、最終溝１６の深さは、
（初期溝１０の深さと同様に）必要な被覆酸化物層の寸
法を決定し、以下に説明するＳＯＩウェハの電気的特性
が決定されるため、最終溝１６の溝の深さは、最終ＳＯ
Ｉウェハに対する仕様に基いて決められる。単結晶シリ
コン領域は、ベース部分２’と、ベース部分２’から垂
直にのびる多数の「柱状部分（columns ）」１８とを備
え、その形状は図３におけるレジスト領域６の形状に実
質的に相応している。これにより、図９に示す中間構造
体が得られ、窒化物部分５’，１２’はもはや互いに分
離されずに符号１９で示され、また酸化物部分４’，１
１’は互いに分離されずに符号で２０で示され、符号１
９部分と共に第２保護領域３０を形成する。
期溝１０の底部１５において覆われていないシリコン
は、最終的な溝すなわち必要な深さの凹部１６が得られ
るまでエッチングされる。特に、最終溝１６の深さは、
（初期溝１０の深さと同様に）必要な被覆酸化物層の寸
法を決定し、以下に説明するＳＯＩウェハの電気的特性
が決定されるため、最終溝１６の溝の深さは、最終ＳＯ
Ｉウェハに対する仕様に基いて決められる。単結晶シリ
コン領域は、ベース部分２’と、ベース部分２’から垂
直にのびる多数の「柱状部分（columns ）」１８とを備
え、その形状は図３におけるレジスト領域６の形状に実
質的に相応している。これにより、図９に示す中間構造
体が得られ、窒化物部分５’，１２’はもはや互いに分
離されずに符号１９で示され、また酸化物部分４’，１
１’は互いに分離されずに符号で２０で示され、符号１
９部分と共に第２保護領域３０を形成する。
【００１５】次に、酸化工程が行われ、「柱状部分」１
８の露出したシリコン領域は、シリコン酸化物に変化す
る。実際に、最終溝１６の側方壁から始まって柱状部分
の内部に向い、そしてまたベース部分２’内に部分的に
向かって、シリコン領域を犯しながら酸化物領域が漸進
的に成長していく。酸化処理中に、容積が増大するの
で、形成される酸化物領域は最終溝１６の空間を漸進的
に埋めていき、最終溝１６を完全に塞ぎ、そして相互に
接合する。酸化工程は、柱状部分１８が（第２保護領域
３０で保護され符号２１で示される上方領域すなわち先
端部は別として）完全に酸化された時に、自動的に終了
し、図１０に示す連続した酸化物領域２２が形成され
る。図１０の点線は、二つの隣接した最終溝１６の壁か
ら形成される酸化物領域の接触面を表しており、酸化物
の成長現象を示している。連続した層をなす酸化物領域
２２の形状は、真正領域の場合より大きいドープ領域の
高い容積成長を酸化中に得るように、（最終溝１６の形
成後）角度を成した注入（angle implantation）を前も
って行うことにより、公知の方法で調整することができ
る（この技術に関しては、例えば、文献“Trench Sidew
all Implantation witha Parallel Scanned Ion Beam
”R. Kakoschke、R.E. Kaim 、P.F.H.M. Van DerMeule
n 、J.F.M. Westendorp 著IEEE Trans. Elec. Dev.1989
年11月参照）。角度を成した注入に加えて、または角度
を成した注入に代えて、酸化物の形成は、緩衝局部酸化
工程（例えば文献“Smart Power ICs Technologies and
Applications ”B. Murari 、F. Bertotti 、G.A. Vig
nola、Springer p.21 Fig. 1.21 に開示されているよう
なポリ緩衝LOCOS ）を用いることにより、すなわち酸化
物部分２０と窒化物部分１９との間に多結晶シリコン領
域を形成する際に、層１１，１２間に二つのポリシリコ
ン層を成膜することによっても調整することができる。
こうして図１０に示す構造体が得られ、一様性のために
柱状部分１８のほんの一部分が最も左方に残り、符号２
１で示す上方部分で終端している。
８の露出したシリコン領域は、シリコン酸化物に変化す
る。実際に、最終溝１６の側方壁から始まって柱状部分
の内部に向い、そしてまたベース部分２’内に部分的に
向かって、シリコン領域を犯しながら酸化物領域が漸進
的に成長していく。酸化処理中に、容積が増大するの
で、形成される酸化物領域は最終溝１６の空間を漸進的
に埋めていき、最終溝１６を完全に塞ぎ、そして相互に
接合する。酸化工程は、柱状部分１８が（第２保護領域
３０で保護され符号２１で示される上方領域すなわち先
端部は別として）完全に酸化された時に、自動的に終了
し、図１０に示す連続した酸化物領域２２が形成され
る。図１０の点線は、二つの隣接した最終溝１６の壁か
ら形成される酸化物領域の接触面を表しており、酸化物
の成長現象を示している。連続した層をなす酸化物領域
２２の形状は、真正領域の場合より大きいドープ領域の
高い容積成長を酸化中に得るように、（最終溝１６の形
成後）角度を成した注入（angle implantation）を前も
って行うことにより、公知の方法で調整することができ
る（この技術に関しては、例えば、文献“Trench Sidew
all Implantation witha Parallel Scanned Ion Beam
”R. Kakoschke、R.E. Kaim 、P.F.H.M. Van DerMeule
n 、J.F.M. Westendorp 著IEEE Trans. Elec. Dev.1989
年11月参照）。角度を成した注入に加えて、または角度
を成した注入に代えて、酸化物の形成は、緩衝局部酸化
工程（例えば文献“Smart Power ICs Technologies and
Applications ”B. Murari 、F. Bertotti 、G.A. Vig
nola、Springer p.21 Fig. 1.21 に開示されているよう
なポリ緩衝LOCOS ）を用いることにより、すなわち酸化
物部分２０と窒化物部分１９との間に多結晶シリコン領
域を形成する際に、層１１，１２間に二つのポリシリコ
ン層を成膜することによっても調整することができる。
こうして図１０に示す構造体が得られ、一様性のために
柱状部分１８のほんの一部分が最も左方に残り、符号２
１で示す上方部分で終端している。
【００１６】その後、選択的なエッチングにより、第２
保護領域３０は除去され、「先端部（tips）」２１を露
出させて、後続のエピタキシャル成長工程のための核を
形成するようにする。こうして図１１に示す構造体が得
られ、図３に関連して説明したように、格子型のマスク
６に関するこの工程におけるウェハ１の三次元構造が示
されている。その後、エピタキシャル成長が実施され、
この場合エピタキシャル成長のパラメータは、酸化物領
域２２の上方の領域にシリコンの核が形成されないよう
に選択される。そして、最初に先端部２１の周りにシリ
コンが水平方向に成長するように横と縦の成長比は高く
選択され、したがって酸化物領域２２の上方面が覆わ
れ、エピタキシャル層２３が垂直に成長していく。ウェ
ハ１の上方面を平坦にするため随意の化学機械的研磨工
程（例えば文献“Chemical Mechanical Polishing for
Polysilicon Surface Micromachining”A.A. Yassen,
N.J.Mourlas ，M. Mehregany著J. Electrochem. Soc. V
ol.144，No.1 1997 年１月に開示されているような工
程）の後、図１２に示すウェハの最終構造体が得られ
る。
保護領域３０は除去され、「先端部（tips）」２１を露
出させて、後続のエピタキシャル成長工程のための核を
形成するようにする。こうして図１１に示す構造体が得
られ、図３に関連して説明したように、格子型のマスク
６に関するこの工程におけるウェハ１の三次元構造が示
されている。その後、エピタキシャル成長が実施され、
この場合エピタキシャル成長のパラメータは、酸化物領
域２２の上方の領域にシリコンの核が形成されないよう
に選択される。そして、最初に先端部２１の周りにシリ
コンが水平方向に成長するように横と縦の成長比は高く
選択され、したがって酸化物領域２２の上方面が覆わ
れ、エピタキシャル層２３が垂直に成長していく。ウェ
ハ１の上方面を平坦にするため随意の化学機械的研磨工
程（例えば文献“Chemical Mechanical Polishing for
Polysilicon Surface Micromachining”A.A. Yassen,
N.J.Mourlas ，M. Mehregany著J. Electrochem. Soc. V
ol.144，No.1 1997 年１月に開示されているような工
程）の後、図１２に示すウェハの最終構造体が得られ
る。
【００１７】その後、例えば電子構成要素の製造中に、
覆われた酸化物によって生じる応力を取り除くために、
熱処理工程を実施することもできる。
覆われた酸化物によって生じる応力を取り除くために、
熱処理工程を実施することもできる。
【００１８】図１２の構造体において、寸法Ａ（酸化物
領域２２の厚さ）及び寸法Ｂ（エピタキシャル層２３及
び「先端部」２１で形成された上方単結晶領域に対する
酸化物領域の深さ）は、被覆酸化物層の深さが最終溝の
深さに依存しているので、初期溝１０の深さ（及び保護
領域３０の垂直壁の深さ）並びに最終溝１６の深さを変
更することにより広い範囲内で調整でき、また最終溝１
６の深さと初期溝１０の深さとの差によって被覆酸化物
層の厚さが決まる。それにより、Ａ＜Ｂの場合には、厚
い酸化物層を得ることができ、またＡ＞＞Ｂの場合に
は、薄くて深い酸化物層を得ることができる。
領域２２の厚さ）及び寸法Ｂ（エピタキシャル層２３及
び「先端部」２１で形成された上方単結晶領域に対する
酸化物領域の深さ）は、被覆酸化物層の深さが最終溝の
深さに依存しているので、初期溝１０の深さ（及び保護
領域３０の垂直壁の深さ）並びに最終溝１６の深さを変
更することにより広い範囲内で調整でき、また最終溝１
６の深さと初期溝１０の深さとの差によって被覆酸化物
層の厚さが決まる。それにより、Ａ＜Ｂの場合には、厚
い酸化物層を得ることができ、またＡ＞＞Ｂの場合に
は、薄くて深い酸化物層を得ることができる。
【００１９】こうして得られたウェハは、集積型マイク
ロ電子回路や、種々の形式のセンサー（例えば圧力、ガ
ス、温度など）や、ジャイロスコープ、マイクロモータ
ーなどのマイクロ集積型機械的構造体の製造に有利に使
用することができる。
ロ電子回路や、種々の形式のセンサー（例えば圧力、ガ
ス、温度など）や、ジャイロスコープ、マイクロモータ
ーなどのマイクロ集積型機械的構造体の製造に有利に使
用することができる。
【００２０】上記の方法の利点は、上記の説明から直ち
に明らかである。特に、強調すべき点としては上記の方
法は、ＳＯＩ基板の製造に近年用いられる方法より非常
に低いコストで、集積回路の製造にすでに用いられてい
る周知の処理工程により被覆酸化物層を作ることができ
る。
に明らかである。特に、強調すべき点としては上記の方
法は、ＳＯＩ基板の製造に近年用いられる方法より非常
に低いコストで、集積回路の製造にすでに用いられてい
る周知の処理工程により被覆酸化物層を作ることができ
る。
【００２１】さらに指摘したように、ＳＯＩウェハの寸
法及び電気的特性を、公知のＳＯＩ法と同様に特殊な応
用に適合させることができる。
法及び電気的特性を、公知のＳＯＩ法と同様に特殊な応
用に適合させることができる。
【００２２】しかしながら、上記の製造方法には、マス
クを使用しない異方性エッチング工程中に、酸化物部分
が露出され、またその後のエピタキシャル工程において
結晶欠陥を含む領域が生じ得るという欠点がある。
クを使用しない異方性エッチング工程中に、酸化物部分
が露出され、またその後のエピタキシャル工程において
結晶欠陥を含む領域が生じ得るという欠点がある。
【００２３】特に、単一初期溝に関して図１３に詳細に
示すように、第２酸化物層１１の成長は、特に初期溝１
０の内部に向って行われ、段部３９が形成される。その
結果、第２シリコン窒化物層１２が成膜される時に、こ
の第２シリコン窒化物層１２は初期溝１０の側方壁の内
側輪郭に追従し、従って各初期溝１０に一対の段部４０
が形成されることになる。
示すように、第２酸化物層１１の成長は、特に初期溝１
０の内部に向って行われ、段部３９が形成される。その
結果、第２シリコン窒化物層１２が成膜される時に、こ
の第２シリコン窒化物層１２は初期溝１０の側方壁の内
側輪郭に追従し、従って各初期溝１０に一対の段部４０
が形成されることになる。
【００２４】これらの段部３９，４０が存在すると、層
１２，１１のその後のマスクなしの異方性エッチングに
おいては、初期溝１０の底部と符号４’，５’部分の上
方の第２シリコン窒化物層１２と第２酸化物層１１の水
平部分だけでなく、段部４０を形成する第２シリコン窒
化物層１２の部分も除去され、したがって、図１４に示
すように、段部３９を形成する第２酸化物層１１の部分
が露出されないままとなる。
１２，１１のその後のマスクなしの異方性エッチングに
おいては、初期溝１０の底部と符号４’，５’部分の上
方の第２シリコン窒化物層１２と第２酸化物層１１の水
平部分だけでなく、段部４０を形成する第２シリコン窒
化物層１２の部分も除去され、したがって、図１４に示
すように、段部３９を形成する第２酸化物層１１の部分
が露出されないままとなる。
【００２５】その結果、埋め込み酸化物層２２を成長さ
せるその後の酸化処理工程において、段部３９に不要の
シリコン酸化物が成長して、酸化物領域４１が形成され
る（図１５）。これらの酸化物領域４１は、その後のエ
ピタキシャル成長工程において、図１６に点線で示す欠
陥領域をエピタキシャル層２３に成長させる可能性があ
る。
せるその後の酸化処理工程において、段部３９に不要の
シリコン酸化物が成長して、酸化物領域４１が形成され
る（図１５）。これらの酸化物領域４１は、その後のエ
ピタキシャル成長工程において、図１６に点線で示す欠
陥領域をエピタキシャル層２３に成長させる可能性があ
る。
【００２６】エピタキシャル層に存在する結晶欠陥を除
去するために、本発明の第２の実施の形態によれば、単
結晶シリコン領域２の第２部分８”をエッチングする方
法は、異方性エッチングに先立ち、等方性エッチングを
行うように変更して、単結晶シリコン領域２の表面３の
近くに初期溝１０を適正に形成する。
去するために、本発明の第２の実施の形態によれば、単
結晶シリコン領域２の第２部分８”をエッチングする方
法は、異方性エッチングに先立ち、等方性エッチングを
行うように変更して、単結晶シリコン領域２の表面３の
近くに初期溝１０を適正に形成する。
【００２７】特に有利な点としては、図示した第２の実
施の形態において、第１窒化物層５上にＴＥＯＳ（テト
ラエチルオルトシリケート(tetraethylorthosilicate)
）酸化物層２４が、例えば５０００〜７０００オング
ストローム、好ましくは６０００オングストロームの厚
さに成膜され、この酸化物層２４は第１窒化物層５及び
第１酸化物層４と共に画定され、図１７に４’，５’，
２４’で示すこれらの層の部分が残り、図１７に９’で
示すハードマスクが形成される。
施の形態において、第１窒化物層５上にＴＥＯＳ（テト
ラエチルオルトシリケート(tetraethylorthosilicate)
）酸化物層２４が、例えば５０００〜７０００オング
ストローム、好ましくは６０００オングストロームの厚
さに成膜され、この酸化物層２４は第１窒化物層５及び
第１酸化物層４と共に画定され、図１７に４’，５’，
２４’で示すこれらの層の部分が残り、図１７に９’で
示すハードマスクが形成される。
【００２８】ハードマスク９’を用いて、単結晶シリコ
ン領域２の第２部分８”は、等方性エッチングされ、部
分溝１０’が形成される（図１７）。特に、部分溝１
０’はカップ型であり、深さは０．４〜０．６μｍ、好
ましくは０．５μｍである。等方性エッチングにより、
図１７に符号１４’で示し、かつハードマスク９’で画
定された第１保護領域の下側の、単結晶シリコン領域２
の第１部分８’の一部も除去される。
ン領域２の第２部分８”は、等方性エッチングされ、部
分溝１０’が形成される（図１７）。特に、部分溝１
０’はカップ型であり、深さは０．４〜０．６μｍ、好
ましくは０．５μｍである。等方性エッチングにより、
図１７に符号１４’で示し、かつハードマスク９’で画
定された第１保護領域の下側の、単結晶シリコン領域２
の第１部分８’の一部も除去される。
【００２９】この工程において、ＴＥＯＳ部分２４’
は、酸化物部分４’とシリコン窒化物部分５’を保護す
る。等方性エッチングは、好ましくは下記の条件でＮＦ
3 （三フッ化窒素）とＡｒ（アルゴン）の混合物を用い
て実施される。すなわち、ＮＦ3 及びＡｒの流量を、そ
れぞれ、８sccm（standard cube centimetres per minu
te）と５０sccmとし、２５０mTorr の圧力、５００Ｗの
電力、５０Gauss の磁場という条件で実施される。
は、酸化物部分４’とシリコン窒化物部分５’を保護す
る。等方性エッチングは、好ましくは下記の条件でＮＦ
3 （三フッ化窒素）とＡｒ（アルゴン）の混合物を用い
て実施される。すなわち、ＮＦ3 及びＡｒの流量を、そ
れぞれ、８sccm（standard cube centimetres per minu
te）と５０sccmとし、２５０mTorr の圧力、５００Ｗの
電力、５０Gauss の磁場という条件で実施される。
【００３０】等方性エッチングの直後に、処理室からウ
ェハ１を取り出すことなく、図２に関して上記で説明し
た工程と同様なマスクなしの異方性エッチングが実施さ
れる。異方性エッチングは有利には下記の条件でＨＢｒ
（臭化水素），ＮＦ3 ，Ｈｅ／Ｏ2 ，ＳｉＦ4 （四フッ
化シリコン）の混合物を用いて実施される。すなわち、
ＨＢｒ，ＮＦ3 ，Ｈｅ／Ｏ2 ，ＳｉＦ4 の流量を、それ
ぞれ３２sccm、５sccm、８sccm、３sccmとし、１２５mT
orr の圧力、６５０Ｗの電力、６０Gauss の磁場という
条件で実施される。このエッチングにより、垂直方向に
おいてのみ部分溝１０’の深さは増大し、１０”で示す
初期溝が形成される。初期溝１０”の全体の深さは、形
成すべき埋め込み酸化物層に必要な特性に関連して０．
６〜４μｍである（図１８）。
ェハ１を取り出すことなく、図２に関して上記で説明し
た工程と同様なマスクなしの異方性エッチングが実施さ
れる。異方性エッチングは有利には下記の条件でＨＢｒ
（臭化水素），ＮＦ3 ，Ｈｅ／Ｏ2 ，ＳｉＦ4 （四フッ
化シリコン）の混合物を用いて実施される。すなわち、
ＨＢｒ，ＮＦ3 ，Ｈｅ／Ｏ2 ，ＳｉＦ4 の流量を、それ
ぞれ３２sccm、５sccm、８sccm、３sccmとし、１２５mT
orr の圧力、６５０Ｗの電力、６０Gauss の磁場という
条件で実施される。このエッチングにより、垂直方向に
おいてのみ部分溝１０’の深さは増大し、１０”で示す
初期溝が形成される。初期溝１０”の全体の深さは、形
成すべき埋め込み酸化物層に必要な特性に関連して０．
６〜４μｍである（図１８）。
【００３１】その結果、等方性エッチング及び異方性エ
ッチングの後に得られる初期溝１０”は、ほぼ煙突形状
となる。
ッチングの後に得られる初期溝１０”は、ほぼ煙突形状
となる。
【００３２】異方性エッチングの後、いかなる変更もし
ないで、初期溝１０”の底部及び側壁を覆う第２酸化物
層１１を形成するためにウェハ１は酸化処理され、第２
シリコン窒化物層１２は上述のように成膜され、こうし
て図１９に示す中間構造体が得られる。
ないで、初期溝１０”の底部及び側壁を覆う第２酸化物
層１１を形成するためにウェハ１は酸化処理され、第２
シリコン窒化物層１２は上述のように成膜され、こうし
て図１９に示す中間構造体が得られる。
【００３３】図４〜図８に関し、上記した工程が実施さ
れ、最終溝１６（初期溝１０”より１〜４μｍ深い）を
形成し、埋め込み酸化物領域を形成し、そしてエピタキ
シャル層２３を成長させる。
れ、最終溝１６（初期溝１０”より１〜４μｍ深い）を
形成し、埋め込み酸化物領域を形成し、そしてエピタキ
シャル層２３を成長させる。
【００３４】それにより、層１１，１２が形成される時
に、初期溝１０”の内部に突出する段部は形成されず、
その後の層１１，１２のマスクなしの異方性エッチング
により層１１の酸化物部分は露出されず、従って図１１
に関して上記した問題を回避することができる。
に、初期溝１０”の内部に突出する段部は形成されず、
その後の層１１，１２のマスクなしの異方性エッチング
により層１１の酸化物部分は露出されず、従って図１１
に関して上記した問題を回避することができる。
【００３５】その結果、上記の方法により、結晶欠陥の
数を大幅に低減してエピタキシャル層２３を形成するこ
とができ、従って、第１の実施の形態によるＳＯＩ基板
より明らかに優れた電気特性を持つＳＯＩウェハを、こ
の形式の基板の製造に従来より用いられてきた方法での
コストより、非常に低いコストで製造することができ
る。
数を大幅に低減してエピタキシャル層２３を形成するこ
とができ、従って、第１の実施の形態によるＳＯＩ基板
より明らかに優れた電気特性を持つＳＯＩウェハを、こ
の形式の基板の製造に従来より用いられてきた方法での
コストより、非常に低いコストで製造することができ
る。
【００３６】さらに、図示し説明してきた方法について
は、多くの変更及び変形が、全ての特許請求の範囲に定
義した発明の範囲内でなされ得ることは明らかである。
特に、深い酸化物領域は、ウェハ１全体もしくはほぼ全
体を覆って完全な層を形成することができ、または、深
い酸化物領域は、基板から形成される最終構造体もしく
はエピタキシャル層に集積されるべき構成要素の要求に
基いて、単に一つのまたは多数の所定のウェハ領域にの
びて選択性ＳＯＩ基板を形成できるようにすることがで
きる。さらに、マスク６及び酸化処理して被覆酸化物層
を形成する単結晶シリコン領域の形状は、上述のように
変更することができる。
は、多くの変更及び変形が、全ての特許請求の範囲に定
義した発明の範囲内でなされ得ることは明らかである。
特に、深い酸化物領域は、ウェハ１全体もしくはほぼ全
体を覆って完全な層を形成することができ、または、深
い酸化物領域は、基板から形成される最終構造体もしく
はエピタキシャル層に集積されるべき構成要素の要求に
基いて、単に一つのまたは多数の所定のウェハ領域にの
びて選択性ＳＯＩ基板を形成できるようにすることがで
きる。さらに、マスク６及び酸化処理して被覆酸化物層
を形成する単結晶シリコン領域の形状は、上述のように
変更することができる。
【図１】 本発明の第１の実施の形態による一の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図２】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図３】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図４】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図５】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図６】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図７】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図８】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図９】 本発明の第１の実施の形態による別の製造工
程におけるＳＯＩウェハの断面図である。
程におけるＳＯＩウェハの断面図である。
【図１０】 本発明の第１の実施の形態による別の製造
工程におけるＳＯＩウェハの断面図である。
工程におけるＳＯＩウェハの断面図である。
【図１１】 本発明の第１の実施の形態による製造工程
を示す断面斜視図である。
を示す断面斜視図である。
【図１２】 本発明の第１の実施の形態による別の製造
工程を示す断面斜視図である。
工程を示す断面斜視図である。
【図１３】 本発明の第１の実施の形態による製造工程
中のＳＯＩウェハを示す断面図である。
中のＳＯＩウェハを示す断面図である。
【図１４】 本発明の第１の実施の形態による別の製造
工程中のＳＯＩウェハを示す断面図である。
工程中のＳＯＩウェハを示す断面図である。
【図１５】 本発明の第１の実施の形態による別の製造
工程中のＳＯＩウェハを示す断面図である。
工程中のＳＯＩウェハを示す断面図である。
【図１６】 本発明の第１の実施の形態による別の製造
工程中のＳＯＩウェハを示す断面図である。
工程中のＳＯＩウェハを示す断面図である。
【図１７】 本発明の第２の実施の形態による製造工程
中のＳＯＩウェハを示す断面図である。
中のＳＯＩウェハを示す断面図である。
【図１８】 本発明の第２の実施の形態による別の製造
工程中のＳＯＩウェハを示す断面図である。
工程中のＳＯＩウェハを示す断面図である。
【図１９】 本発明の第２の実施の形態による別の製造
工程中のＳＯＩウェハを示す断面図である。
工程中のＳＯＩウェハを示す断面図である。
１ ウェハ ２ 単結晶シリコン領域 ３ 単結晶シリコン領域の表面 ４ 第１シリコン酸化物層 ４’酸化物の部分 ５ 第１シリコン窒化物層 ５’窒化物の部分 ６ レジストマスク ７ 開口部 ８’単結晶シリコン領域２の第１部分 ８”単結晶シリコン領域２の第２部分 ９ ハードマスク １０ 初期溝 １１ 第２酸化物層 １１’酸化物の部分 １２ 第２シリコン窒化物層 １２’窒化物の部分 １４ 第１保護領域 １４’第２保護領域 １５ 初期溝１０の底部 １６ 凹部（最終溝） １８ 柱状部分 １９ 窒化物部分 ２０ 酸化物部分 ２１ 先端部 ２２ 酸化物領域 ２３ エピタキシャル層 ２４ 酸化物層 ３０ 第２保護領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フラビオ・ヴィルラ イタリア国、20159 ミラノ、ヴィア・ピ ー・ランベルテンギ、23 (72)発明者 ガブリエル・バルロッシ イタリア国、20010 コルナレド、ヴィ ア・ルセルナート、８
Claims (14)
- 【請求項１】 単結晶半導体のウェハ（１）上に、第１
のウェハ部分（１８）を覆う耐酸化材料の第１保護領域
（３０）を形成する工程と、 前記第１ウェハ部分（１８）間にのび、しかも前記第１
ウェハ部分（１８）の側部を画定する深い溝（１６）を
前記ウェハ（１）に形成する工程と、 上方部分（２１）を除いて前記第１ウェハ部分（１８）
を完全に酸化し、前記酸化されてない上方部分（２１）
と、前記第１保護領域（３０）で覆われた酸化物の少く
とも一つの連続した領域（２２）を形成する工程と、 前記第１保護領域（３０）を除去する工程と、 前記上方部分（２１）から結晶半導体材料層（２３）を
エピタキシャル成長する工程とからなることを特徴とす
るＳＯＩウェハの製造方法。 - 【請求項２】 前記第１保護領域（３０）が、逆Ｕ字形
態を有していることを特徴とする請求項１に記載のＳＯ
Ｉウェハの製造方法。 - 【請求項３】 前記第１保護領域（３０）を形成する工
程が、 前記ウェハ（１）の上方表面（３）に前記耐酸化材料の
第１マスク（９）を形成する工程と、 前記ウェハ（１）に、前記第１マスク（９）で覆われな
い第２ウェハ部分（８”）を掘削して、前記第１ウェハ
部分（１８）間にのびる第１初期溝（１０）を形成する
工程と、 前記上方部分（２１）の側方を覆う非酸化性材料の垂直
側方保護壁（１１’，１２’）を形成し、そして前記第
１マスク（９）により前記逆Ｕ字形態を形成する工程と
からなることを特徴とする請求項２に記載のＳＯＩウェ
ハの製造方法。 - 【請求項４】 第１マスク（９）を形成する工程が、 第１酸化物層（４）を形成する工程と、 前記第１酸化物層（４）に第１窒化物層（５）を形成す
る工程と、 前記第１酸化物層（４）と第１窒化物層（５）の選択し
た部分を除去する工程とからなることを特徴とする請求
項３に記載のＳＯＩウェハの製造方法。 - 【請求項５】 前記垂直側方保護壁（１１’，１２’）
を形成する工程が、 前記第１マスク（９）と、前記第１初期溝（１０）の底
壁と、側方壁を覆う第２酸化物層（１１）とを形成する
工程と、 前記第２酸化物層（１１）上に第２窒化物層（１２）を
形成する工程と、 前記第２酸化物層（１１）および第２窒化物層（１２）
を異方性エッチングする工程とからなることを特徴とす
る請求項３または４に記載のＳＯＩウェハの製造方法。 - 【請求項６】 前記深い溝（１６）が平行条片に沿って
のびていることを特徴とする請求項１〜５のいずれか１
項に記載のＳＯＩウェハの製造方法。 - 【請求項７】 前記深い溝（１６）が格子を形成してい
ることを特徴とする請求項１〜５のいずれか１項に記載
のＳＯＩウェハの製造方法。 - 【請求項８】 前記酸化工程の前に、ドーピングイオン
種を角度を成して注入する工程が実施されることを特徴
とする請求項１〜７のいずれか１項に記載のＳＯＩウェ
ハの製造方法。 - 【請求項９】 前記第１保護領域（３０）を形成する工
程が、多結晶シリコンで緩衝した局部酸化物領域を形成
する工程からなることを特徴とする請求項１〜８のいず
れか１項に記載のＳＯＩウェハの製造方法。 - 【請求項１０】 前記第１保護領域（３０）を形成する
工程が、 前記ウェハ（１）上に、耐酸化性の材料の第２マスク
（９’）を形成し、前記第２マスク（９’）で覆われな
い第３ウェハ部分（８”）から相互に分離される第２ウ
ェハ部分（８’）を覆う第２保護領域（１４’）を形成
する工程と、 前記第３ウェハ部分（８”）を等方性エッチングして前
記第２保護領域（１４’）の下側の前記第２ウェハ部分
（８’）に部分的にのびる部分溝（１０’）を形成する
工程と、 前記部分溝（１０’）の下側で前記ウェハ（１）を異方
性エッチングして、前記第２ウェハ部分（８’）間に配
置される第２初期溝（１０”）を形成する工程とからな
ることを特徴とする請求項１に記載のＳＯＩウェハの製
造方法。 - 【請求項１１】 前記部分溝（１０’）が、ほぼカップ
形状であることを特徴とする請求項１０に記載のＳＯＩ
ウェハの製造方法。 - 【請求項１２】 前記第２初期溝（１０”）がほぼ煙突
形状であることを特徴とする請求項１０または１１に記
載のＳＯＩウェハの製造方法。 - 【請求項１３】 前記第２マスク（９’）を形成する工
程が、 第３酸化物層（４）を形成する工程と、 前記第３酸化物層（４）上に第３窒化物層（５）を形成
する工程と、 前記第３窒化物層（５）上に第４酸化物層（２４）を形
成する工程と、 前記第３酸化物層（４）、第４酸化物層（２４）及び第
３窒化物層（５）の選択した部分を除去する工程とから
なることを特徴とする請求項１０〜１２のいずれか１項
に記載のＳＯＩウェハの製造方法。 - 【請求項１４】 前記第４酸化物層（２４）がテトラエ
チルオルトシリケート酸化物層であることを特徴とする
請求項１３に記載のＳＯＩウェハの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19980830007 EP0929095B1 (en) | 1998-01-13 | 1998-01-13 | Method for producing an SOI wafer |
| EP98830206.3 | 1998-04-03 | ||
| EP98830007.5 | 1998-04-03 | ||
| EP19980830206 EP0948034B1 (en) | 1998-04-03 | 1998-04-03 | A method for manufacturing an SOI wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058802A true JP2000058802A (ja) | 2000-02-25 |
Family
ID=26152124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11006740A Pending JP2000058802A (ja) | 1998-01-13 | 1999-01-13 | Ｓｏｉウェハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6559035B2 (ja) |
| JP (1) | JP2000058802A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2008173719A (ja) * | 2007-01-19 | 2008-07-31 | Canon Inc | 複数の導電性の領域を有する構造体 |
| JP2011159657A (ja) * | 2010-01-29 | 2011-08-18 | Toyota Motor Corp | Ｓｏｉウェハの製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787052B1 (en) * | 2000-06-19 | 2004-09-07 | Vladimir Vaganov | Method for fabricating microstructures with deep anisotropic etching of thick silicon wafers |
| US6949420B1 (en) * | 2004-03-12 | 2005-09-27 | Sony Corporation | Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same |
| JP4473651B2 (ja) * | 2004-06-18 | 2010-06-02 | 株式会社東芝 | 半導体装置の製造方法 |
| US7816759B2 (en) * | 2008-01-09 | 2010-10-19 | Infineon Technologies Ag | Integrated circuit including isolation regions substantially through substrate |
| EP2455967B1 (en) | 2010-11-18 | 2018-05-23 | IMEC vzw | A method for forming a buried dielectric layer underneath a semiconductor fin |
| CN103145094B (zh) * | 2013-03-21 | 2016-02-10 | 江苏物联网研究发展中心 | 形成mems热电堆探测器空腔结构的体硅微加工方法 |
| US10109498B2 (en) | 2016-08-09 | 2018-10-23 | Varian Semiconductor Equipment Associates, Inc. | Composite patterning mask using angled ion beam deposition |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4325182A (en) | 1980-08-25 | 1982-04-20 | General Electric Company | Fast isolation diffusion |
| US4361600A (en) | 1981-11-12 | 1982-11-30 | General Electric Company | Method of making integrated circuits |
| US4563227A (en) | 1981-12-08 | 1986-01-07 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
| GB2156149A (en) | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Dielectrically-isolated integrated circuit manufacture |
| US4888300A (en) | 1985-11-07 | 1989-12-19 | Fairchild Camera And Instrument Corporation | Submerged wall isolation of silicon islands |
| EP0226091A3 (en) | 1985-12-17 | 1989-09-13 | Texas Instruments Incorporated | Semiconductor isolation using trenches and oxidation of anodized silicon sublayer |
| US4704186A (en) | 1986-02-19 | 1987-11-03 | Rca Corporation | Recessed oxide method for making a silicon-on-insulator substrate |
| JPH0779133B2 (ja) | 1986-06-12 | 1995-08-23 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US4760036A (en) | 1987-06-15 | 1988-07-26 | Delco Electronics Corporation | Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation |
| JPH01307241A (ja) | 1988-06-06 | 1989-12-12 | Canon Inc | 半導体装置の製造方法 |
| US4910165A (en) | 1988-11-04 | 1990-03-20 | Ncr Corporation | Method for forming epitaxial silicon on insulator structures using oxidized porous silicon |
| US5115289A (en) | 1988-11-21 | 1992-05-19 | Hitachi, Ltd. | Semiconductor device and semiconductor memory device |
| US4948456A (en) | 1989-06-09 | 1990-08-14 | Delco Electronics Corporation | Confined lateral selective epitaxial growth |
| JPH0697400A (ja) | 1990-11-29 | 1994-04-08 | Texas Instr Inc <Ti> | Ｓｏｉウェーハ及びその製造方法 |
| US5208167A (en) | 1991-09-30 | 1993-05-04 | Rohm Co., Ltd. | Method for producing SOI substrate |
| JPH05121321A (ja) | 1991-10-25 | 1993-05-18 | Rohm Co Ltd | シリコンの結晶成長法 |
| US5635411A (en) | 1991-11-12 | 1997-06-03 | Rohm Co., Ltd. | Method of making semiconductor apparatus |
| JP3153632B2 (ja) | 1992-06-11 | 2001-04-09 | ローム株式会社 | Ｓｏｉ構造の製造方法 |
| US5382534A (en) | 1994-06-06 | 1995-01-17 | United Microelectronics Corporation | Field effect transistor with recessed buried source and drain regions |
| KR100214068B1 (ko) | 1995-11-21 | 1999-08-02 | 김영환 | 반도체 장치의 소자분리막 형성방법 |
| US5877092A (en) | 1997-06-18 | 1999-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for edge profile and design rules control |
| US6013937A (en) | 1997-09-26 | 2000-01-11 | Siemens Aktiengesellshaft | Buffer layer for improving control of layer thickness |
| US6350657B1 (en) * | 1998-08-03 | 2002-02-26 | Stmicroelectronics S.R.L. | Inexpensive method of manufacturing an SOI wafer |
| EP1049155A1 (en) * | 1999-04-29 | 2000-11-02 | STMicroelectronics S.r.l. | Process for manufacturing a SOI wafer with buried oxide regions without cusps |
| EP1067599B1 (en) * | 1999-07-09 | 2007-09-12 | STMicroelectronics S.r.l. | A method of forming structures with buried oxide regions in a semiconductor substrate |
-
1999
- 1999-01-13 JP JP11006740A patent/JP2000058802A/ja active Pending
-
2002
- 2002-02-05 US US10/068,108 patent/US6559035B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2008173719A (ja) * | 2007-01-19 | 2008-07-31 | Canon Inc | 複数の導電性の領域を有する構造体 |
| US8596121B2 (en) | 2007-01-19 | 2013-12-03 | Canon Kabushiki Kaisha | Structural member having a plurality of conductive regions |
| JP2011159657A (ja) * | 2010-01-29 | 2011-08-18 | Toyota Motor Corp | Ｓｏｉウェハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020094665A1 (en) | 2002-07-18 |
| US6559035B2 (en) | 2003-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6319333B1 (en) | Silicon-on-insulator islands | |
| EP0459397B1 (en) | Method of fabricating a semiconductor device having a trench for device isolation | |
| US6110793A (en) | Method for making a trench isolation having a conformal liner oxide and top and bottom rounded corners for integrated circuits | |
| US5496765A (en) | Method for manufacturing an insulating trench in a substrate for smart-power technologies | |
| US6518147B1 (en) | Process for manufacturing an SOI wafer by oxidation of buried channels | |
| US5858858A (en) | Annealing methods for forming isolation trenches | |
| US5321298A (en) | Soi wafer fabrication by selective epitaxial growth | |
| US20030173641A1 (en) | Semiconductor device with STI and its manufacture | |
| JPS62269335A (ja) | 半導体デバイスの製造方法 | |
| US4820654A (en) | Isolation of regions in a CMOS structure using selective epitaxial growth | |
| US6599813B2 (en) | Method of forming shallow trench isolation for thin silicon-on-insulator substrates | |
| US6127244A (en) | Method of manufacturing semiconductor device | |
| US6143623A (en) | Method of forming a trench isolation for semiconductor device with lateral projections above substrate | |
| JP2000058802A (ja) | Ｓｏｉウェハの製造方法 | |
| JP3363420B2 (ja) | 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法 | |
| US6100162A (en) | Method of forming a circuitry isolation region within a semiconductive wafer | |
| US6331470B1 (en) | Process for manufacturing a semiconductor material wafer having power regions dielectrically insulated from circuitry regions | |
| US6506663B1 (en) | Method for producing an SOI wafer | |
| US6350657B1 (en) | Inexpensive method of manufacturing an SOI wafer | |
| US5716868A (en) | Fabrication method of semiconductor device with trench isolation structure | |
| EP0929095B1 (en) | Method for producing an SOI wafer | |
| US6225666B1 (en) | Low stress active area silicon island structure with a non-rectangular cross-section profile and method for its formation | |
| EP0948034B1 (en) | A method for manufacturing an SOI wafer | |
| JP2002270509A (ja) | 単結晶基板の製作方法およびその基板を含む集積回路 | |
| JPH05114646A (ja) | 半導体装置の製造方法 |