JPH05114646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05114646A JPH05114646A JP27586891A JP27586891A JPH05114646A JP H05114646 A JPH05114646 A JP H05114646A JP 27586891 A JP27586891 A JP 27586891A JP 27586891 A JP27586891 A JP 27586891A JP H05114646 A JPH05114646 A JP H05114646A
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Abstract
(57)【要約】
【目的】 トレンチと選択酸化膜を有する素子形成に関
し, 工程数の低減, 成膜時の被覆改善, 素子の微細化,
素子の高速化を目的とする。 【構成】 １）半導体基板１の素子分離領域に深いトレ
ンチ２と選択酸化膜形成領域に浅いトレンチ３を形成す
る工程と，前記両方のトレンチに絶縁物を該基板の表面
まで埋め込む工程と，該素子分離領域に囲まれた該基板
内に素子を形成する工程とを有する，２）半導体基板１
の素子分離領域に深いトレンチ２と選択酸化膜形成領域
に浅いトレンチ３を形成する工程と，該両方のトレンチ
を埋め込んでB-PSG 膜４を成長し，該B-PSG 膜を溶融す
る工程と，該B-PSG 膜を浅いトレンチの深さまでエッチ
バックする工程と，両方のトレンチを埋め込んでCVD Si
O2膜５を成長して基板表面までエッチバックまたは研磨
する工程と，該素子分離領域に囲まれた該基板内に素子
を形成する工程とを有するように構成する。
し, 工程数の低減, 成膜時の被覆改善, 素子の微細化,
素子の高速化を目的とする。 【構成】 １）半導体基板１の素子分離領域に深いトレ
ンチ２と選択酸化膜形成領域に浅いトレンチ３を形成す
る工程と，前記両方のトレンチに絶縁物を該基板の表面
まで埋め込む工程と，該素子分離領域に囲まれた該基板
内に素子を形成する工程とを有する，２）半導体基板１
の素子分離領域に深いトレンチ２と選択酸化膜形成領域
に浅いトレンチ３を形成する工程と，該両方のトレンチ
を埋め込んでB-PSG 膜４を成長し，該B-PSG 膜を溶融す
る工程と，該B-PSG 膜を浅いトレンチの深さまでエッチ
バックする工程と，両方のトレンチを埋め込んでCVD Si
O2膜５を成長して基板表面までエッチバックまたは研磨
する工程と，該素子分離領域に囲まれた該基板内に素子
を形成する工程とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, トレンチ（Ｕ溝）で分離され且つ表面に選択酸化
膜（フィールド酸化膜）を有する素子の形成方法に関す
る。
係り, トレンチ（Ｕ溝）で分離され且つ表面に選択酸化
膜（フィールド酸化膜）を有する素子の形成方法に関す
る。
【０００２】近年のLSI は高速化, 高集積化が進み, 極
限の微細化, と高性能化が要求されている。
限の微細化, と高性能化が要求されている。
【０００３】
【従来の技術】従来のトレンチで分離され且つ表面に選
択酸化膜を有するトランジスタにおいては, 選択酸化(L
OCOS) 法によりシリコン(Si)基板表面を選択酸化してか
ら，素子分離領域にトレンチを形成し，トレンチ内に絶
縁物を介してポリシリコン等を埋め込んでいた。
択酸化膜を有するトランジスタにおいては, 選択酸化(L
OCOS) 法によりシリコン(Si)基板表面を選択酸化してか
ら，素子分離領域にトレンチを形成し，トレンチ内に絶
縁物を介してポリシリコン等を埋め込んでいた。
【０００４】図３ (A)〜(D) および図４ (E)〜(F) は従
来例を説明する断面図である。図３(A) において，選択
酸化法により，シリコン(Si)基板１上に選択酸化膜６を
形成する。
来例を説明する断面図である。図３(A) において，選択
酸化法により，シリコン(Si)基板１上に選択酸化膜６を
形成する。
【０００５】図３(B) において，素子分離領域にトレン
チ２を形成する。図３(C) において，熱酸化によりトレ
ンチ２内の表面に酸化膜７を形成する。次いで，トレン
チ２内の酸化膜７を覆って基板上に気相成長(CVD) 法に
よる窒化シリコン(Si3N4) 膜８を成長する。
チ２を形成する。図３(C) において，熱酸化によりトレ
ンチ２内の表面に酸化膜７を形成する。次いで，トレン
チ２内の酸化膜７を覆って基板上に気相成長(CVD) 法に
よる窒化シリコン(Si3N4) 膜８を成長する。
【０００６】図３(D) において，CVD 法により, トレン
チ２内を埋め込んで基板上にポリシリコン膜９を成長す
る。図４(E) において，基板表面のポリシリコン膜９を
ポリッシングして，トレンチ内のみ残す。
チ２内を埋め込んで基板上にポリシリコン膜９を成長す
る。図４(E) において，基板表面のポリシリコン膜９を
ポリッシングして，トレンチ内のみ残す。
【０００７】図４(F) において，Si3N4 膜８をマスクに
した熱酸化により，トレンチ内のポリシリコン膜９の上
部に酸化膜10を形成する。次いで, Si3N4 膜８を除去す
る。
した熱酸化により，トレンチ内のポリシリコン膜９の上
部に酸化膜10を形成する。次いで, Si3N4 膜８を除去す
る。
【０００８】この後, 通常の工程によりトレンチに囲ま
れた基板内に素子形成を行う。
れた基板内に素子形成を行う。
【０００９】
【発明が解決しようとする課題】従来例の工程では, 工
程数が多く, 選択酸化の際にバーズビークと呼ばれる酸
化膜が素子形成領域内に成長して高集積化を阻害し，選
択酸化膜と基板との段差によるリソグラフィ精度の低下
や成膜の際の段差被覆不良の発生, また，選択酸化膜が
基板内に深く入らないために不純物の横方向拡散を必要
領域内に抑えられない等の問題が生じていた。
程数が多く, 選択酸化の際にバーズビークと呼ばれる酸
化膜が素子形成領域内に成長して高集積化を阻害し，選
択酸化膜と基板との段差によるリソグラフィ精度の低下
や成膜の際の段差被覆不良の発生, また，選択酸化膜が
基板内に深く入らないために不純物の横方向拡散を必要
領域内に抑えられない等の問題が生じていた。
【００１０】従って, 製造コストの低減, 素子の微細化
ができなく，また接合容量の低減ができないため素子の
高速化が阻害されていた。本発明はトレンチと選択酸化
膜を有する素子形成において，工程数の低減, 成膜時の
被覆改善, 素子の微細化, 素子の高速化を図ることを目
的とする。
ができなく，また接合容量の低減ができないため素子の
高速化が阻害されていた。本発明はトレンチと選択酸化
膜を有する素子形成において，工程数の低減, 成膜時の
被覆改善, 素子の微細化, 素子の高速化を図ることを目
的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，１）
半導体基板１の素子分離領域に深いトレンチ２と選択酸
化膜形成領域に浅いトレンチ３を形成する工程と，前記
両方のトレンチに絶縁物を該基板の表面まで埋め込む工
程と，該素子分離領域に囲まれた該基板内に素子を形成
する工程とを有する半導体装置の製造方法，あるいは
２）半導体基板１の素子分離領域に深いトレンチ２と選
択酸化膜形成領域に浅いトレンチ３を形成する工程と，
該両方のトレンチを埋め込んで硼素ドープのりん珪酸ガ
ラス(B-PSG) 膜４を成長し，該B-PSG 膜を溶融する工程
と，該B-PSG 膜を浅いトレンチの深さまでエッチバック
する工程と，両方のトレンチを埋め込んで気相成長(CV
D) による二酸化シリコン(SiO2)膜５を成長して基板表
面までエッチバックまたは研磨する工程と，該素子分離
領域に囲まれた該基板内に素子を形成する工程とを有す
る半導体装置の製造方法により達成される。
半導体基板１の素子分離領域に深いトレンチ２と選択酸
化膜形成領域に浅いトレンチ３を形成する工程と，前記
両方のトレンチに絶縁物を該基板の表面まで埋め込む工
程と，該素子分離領域に囲まれた該基板内に素子を形成
する工程とを有する半導体装置の製造方法，あるいは
２）半導体基板１の素子分離領域に深いトレンチ２と選
択酸化膜形成領域に浅いトレンチ３を形成する工程と，
該両方のトレンチを埋め込んで硼素ドープのりん珪酸ガ
ラス(B-PSG) 膜４を成長し，該B-PSG 膜を溶融する工程
と，該B-PSG 膜を浅いトレンチの深さまでエッチバック
する工程と，両方のトレンチを埋め込んで気相成長(CV
D) による二酸化シリコン(SiO2)膜５を成長して基板表
面までエッチバックまたは研磨する工程と，該素子分離
領域に囲まれた該基板内に素子を形成する工程とを有す
る半導体装置の製造方法により達成される。
【００１２】
【作用】本発明では，従来の選択酸化の代わりに分離用
トレンチより浅いトレンチを形成し，分離用トレンチと
同時に絶縁物を埋め込んでフィールド酸化膜とし, 次い
で平坦化処理を行っている。
トレンチより浅いトレンチを形成し，分離用トレンチと
同時に絶縁物を埋め込んでフィールド酸化膜とし, 次い
で平坦化処理を行っている。
【００１３】この形成を可能とする工程の一例は以下の
通りである。基板に素子分離用の深いトレンチと選択酸
化膜用の浅いトレンチとを形成し，B-PSG を成長し，そ
の後メルトしてトレンチ内に充填し，その後，B-PSG を
浅いトレンチの深さまでエッチバックして深いトレンチ
の下部にのみ残し, 次いで両方のトレンチを埋め込んで
CVD SiO2膜を成長して基板表面までエッチバックまたは
研磨して平坦化する。
通りである。基板に素子分離用の深いトレンチと選択酸
化膜用の浅いトレンチとを形成し，B-PSG を成長し，そ
の後メルトしてトレンチ内に充填し，その後，B-PSG を
浅いトレンチの深さまでエッチバックして深いトレンチ
の下部にのみ残し, 次いで両方のトレンチを埋め込んで
CVD SiO2膜を成長して基板表面までエッチバックまたは
研磨して平坦化する。
【００１４】以上の工程は従来工程より簡単である。ま
た本発明では, 浅いトレンチを用いた選択酸化膜が基板
内に深く形成できるため, 従来例に比し不純物の横方向
の拡散が抑制できる。且つその表面が基板表面と同じ高
さに形成できるため，基板の平坦化が改善される。
た本発明では, 浅いトレンチを用いた選択酸化膜が基板
内に深く形成できるため, 従来例に比し不純物の横方向
の拡散が抑制できる。且つその表面が基板表面と同じ高
さに形成できるため，基板の平坦化が改善される。
【００１５】
【実施例】図１ (A)〜(F) は本発明の実施例を説明する
断面図である。図１(A) において，Si基板１に素子分離
領域に素子分離用の深いトレンチ２および選択酸化膜用
の浅いトレンチ３を形成する。
断面図である。図１(A) において，Si基板１に素子分離
領域に素子分離用の深いトレンチ２および選択酸化膜用
の浅いトレンチ３を形成する。
【００１６】トレンチの形成はレジスト膜をマスクにし
たSiの異方性エッチングにより行う。Siのエッチングの
条件の一例を次に示す。
たSiの異方性エッチングにより行う。Siのエッチングの
条件の一例を次に示す。
【００１７】 反応ガス： Cl2＋BCl3 ガス圧力： 0.1 Torr ＲＦ電力： 450 W 次いで，CVD 法により, 両方のトレンチ内を埋め込んで
基板上にB-PSG 膜４を成長する。
基板上にB-PSG 膜４を成長する。
【００１８】B-PSG の成長条件の一例を次に示す。 反応ガス： TEOS バブリング 3.0 SLM O2 7.5 SLM TMOP バブリング 1.5 SLM TEB バブリング 2.0 SLM 03 100 g/Nm3 ガス圧力： 760 Torr （常圧） 基板温度： 400℃ 図１(B) において，基板を窒素雰囲気中で 900℃に加熱
して，B-PSG 膜４をメルトする［図１(C)］。
して，B-PSG 膜４をメルトする［図１(C)］。
【００１９】図１(D) において，B-PSG 膜４を浅いトレ
ンチ３の深さまでエッチバックし，深いトレンチ２の下
部にのみ残す。B-PSGのエッチングはフッ酸系のエッチ
ャントを用いたウエットエッチングによる。
ンチ３の深さまでエッチバックし，深いトレンチ２の下
部にのみ残す。B-PSGのエッチングはフッ酸系のエッチ
ャントを用いたウエットエッチングによる。
【００２０】図１(E) において，両方のトレンチ内を埋
め込んで基板上にCVD SiO2膜５を成長する。SiO2の成長
条件の一例を次に示す。
め込んで基板上にCVD SiO2膜５を成長する。SiO2の成長
条件の一例を次に示す。
【００２１】 反応ガス： SiH4/N2O ガス圧力： 1 Torr 基板温度： 800℃ 図１(F) において，CVD SiO2膜５を基板表面まで研磨
（またはエッチバック）する。
（またはエッチバック）する。
【００２２】この後, 通常の工程によりトレンチに囲ま
れた基板内に素子形成を行う。図２は実施例を適用した
バイポーラトランジスタの断面図である。図において，
12は高濃度ｎ型(n+ 型) 埋込層, 13はｎ型エピタキシャ
ルSi層,14はｐ型ベース領域, 15は n+ 型エミッタ領域,
16は n+ 型コレクタコンタクト領域, 17はベース引き
出し用１層目ポリシリコン膜, 18はエミッタおよびコレ
クタ用２層目ポリシリコン膜，19は電極である。
れた基板内に素子形成を行う。図２は実施例を適用した
バイポーラトランジスタの断面図である。図において，
12は高濃度ｎ型(n+ 型) 埋込層, 13はｎ型エピタキシャ
ルSi層,14はｐ型ベース領域, 15は n+ 型エミッタ領域,
16は n+ 型コレクタコンタクト領域, 17はベース引き
出し用１層目ポリシリコン膜, 18はエミッタおよびコレ
クタ用２層目ポリシリコン膜，19は電極である。
【００２３】
【発明の効果】本発明によれば，トレンチと選択酸化膜
を有する素子の形成において，工程数の低減, 成膜時の
被覆改善, 素子の微細化, 素子の高速化を図ることがで
きた。
を有する素子の形成において，工程数の低減, 成膜時の
被覆改善, 素子の微細化, 素子の高速化を図ることがで
きた。
【００２４】この結果，半導体装置の高集積，高密度化
と性能向上に寄与することができた。
と性能向上に寄与することができた。
【図１】 本発明の実施例を説明する断面図
【図２】 実施例を適用したバイポーラトランジスタの
断面図
断面図
【図３】 従来例を説明する断面図(1)
【図４】 従来例を説明する断面図(2)
１ 半導体基板でSi基板 ２ 素子分離用の深いトレンチ ３ 選択酸化膜用の浅いトレンチ ４ 埋込絶縁膜でB-PSG 膜 ５ 本発明の選択酸化膜（フィールド酸化膜）でCVD Si
O2膜 ６ 従来の選択酸化膜（フィールド酸化膜）で熱酸化Si
O2膜 ７ トレンチ内酸化膜 ８ トレンチ内窒化膜 ９ 埋込用ポリシリコン膜 10 トレンチ上部の酸化膜 12 n+ 型埋込層 13 ｎ型エピタキシャルSi層 14 ｐ型ベース領域 15 n+ 型エミッタ領域 16 n+ 型コレクタコンタクト領域 17 ベース引き出し用１層目ポリシリコン膜 18 エミッタおよびコレクタ引き出し用２層目ポリシリ
コン膜 19 電極
O2膜 ６ 従来の選択酸化膜（フィールド酸化膜）で熱酸化Si
O2膜 ７ トレンチ内酸化膜 ８ トレンチ内窒化膜 ９ 埋込用ポリシリコン膜 10 トレンチ上部の酸化膜 12 n+ 型埋込層 13 ｎ型エピタキシャルSi層 14 ｐ型ベース領域 15 n+ 型エミッタ領域 16 n+ 型コレクタコンタクト領域 17 ベース引き出し用１層目ポリシリコン膜 18 エミッタおよびコレクタ引き出し用２層目ポリシリ
コン膜 19 電極
Claims (2)
- 【請求項１】 半導体基板１の素子分離領域に深いトレ
ンチ２と選択酸化膜形成領域に浅いトレンチ３を形成す
る工程と， 前記両方のトレンチに絶縁物を該基板の表面まで埋め込
む工程と， 該素子分離領域に囲まれた該基板内に素子を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板１の素子分離領域に深いトレ
ンチ２と選択酸化膜形成領域に浅いトレンチ３を形成す
る工程と， 該両方のトレンチを埋め込んで硼素ドープのりん珪酸ガ
ラス(B-PSG) 膜４を成長し，該B-PSG 膜を溶融する工程
と， 該B-PSG 膜を浅いトレンチの深さまでエッチバックする
工程と， 両方のトレンチを埋め込んで気相成長(CVD) による二酸
化シリコン(SiO2)膜５を成長して基板表面までエッチバ
ックまたは研磨する工程と， 該素子分離領域に囲まれた該基板内に素子を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27586891A JPH05114646A (ja) | 1991-10-24 | 1991-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27586891A JPH05114646A (ja) | 1991-10-24 | 1991-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114646A true JPH05114646A (ja) | 1993-05-07 |
Family
ID=17561555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27586891A Withdrawn JPH05114646A (ja) | 1991-10-24 | 1991-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114646A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
| US6674134B2 (en) * | 1998-10-15 | 2004-01-06 | International Business Machines Corporation | Structure and method for dual gate oxidation for CMOS technology |
| US7060589B2 (en) | 2000-01-20 | 2006-06-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor integrated circuit device that includes covering the bottom of an isolation trench with spin-on glass and etching back the spin-on glass to a predetermined depth |
| US7279769B2 (en) | 2004-05-25 | 2007-10-09 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-10-24 JP JP27586891A patent/JPH05114646A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
| US6674134B2 (en) * | 1998-10-15 | 2004-01-06 | International Business Machines Corporation | Structure and method for dual gate oxidation for CMOS technology |
| US7060589B2 (en) | 2000-01-20 | 2006-06-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor integrated circuit device that includes covering the bottom of an isolation trench with spin-on glass and etching back the spin-on glass to a predetermined depth |
| US7074691B2 (en) | 2000-01-20 | 2006-07-11 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device that includes forming dummy patterns in an isolation region prior to filling with insulating material |
| US7208391B2 (en) | 2000-01-20 | 2007-04-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device that includes forming an isolation trench around active regions and filling the trench with two insulating films |
| US7279769B2 (en) | 2004-05-25 | 2007-10-09 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |