JPS62269335A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPS62269335A
JPS62269335A JP62053230A JP5323087A JPS62269335A JP S62269335 A JPS62269335 A JP S62269335A JP 62053230 A JP62053230 A JP 62053230A JP 5323087 A JP5323087 A JP 5323087A JP S62269335 A JPS62269335 A JP S62269335A
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trench
oxide
polycrystalline silicon
silicon
substrate
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JP62053230A
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インジ・グラム・フルトン
ジエームズ・スチーブ・マクリス
ビクター・レイ・ナスタシ
アンソニー・フランシス・スカデユト
アン・シヤーレン・シヤーテル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 この発明は、半導体デバイス分離トレンチを形成する方
法に関するものであり、特に、壁」二に高度に欠陥のな
い二酸化シリコン絶縁体を有するトレンチを形成する方
法に関するものである。
B、従来技術 集積回路(IC)技術において、一般にIC中の各種の
能動および受動デバイスを分離する必要がある。分離に
は、絶縁層分離が好ましく、これは回路素子と分離絶縁
体とを突合わせることが可能になり、それにより、IC
チップ上の能動および受動デバイスのバッキング密度が
高くなるためである。これには各種の絶縁層分離の方法
がある。
絶縁体分離の領域内で、絶縁体布てんトレンチ分離は電
気的分離および空間の利用が効率的になるとともに、表
面の平坦度が維持されるという、デバイス間分離の基本
条件に適合できるため注目されている。トレンチ分離の
製作の全工程は、4つの基本的手順からなる。すなわち
(1)トレンチの形成、(2)トレンチの充てん、(3
)表面の平坦化、および(4)過剰材料の除去である。
米国特許第3966577号明細書には、エツチングし
た1〜レンチを充てんするため、成長または付着させた
二酸化シリコンを用いて絶縁層分離を達成するスパッタ
・エツチング法を開示している。
S、A、アバス(Abbas)、″リセス酸化物分離法
(Recessed 0xide l5olation
 Rrocess)”、IBMテクニカル・ディスクロ
ジャ・ブレティン(丁BMTechnica] Dis
closure Bul、]、etin)、Vol、2
1(]−)、p、14.4には、トレンチを蒸発させた
多結晶シリコン材料で部分的に充てんした後、その材料
を酸化させることにより、凹んだ二酸化シリコン充てん
トレンチを形成する反応性イオン・エツチング(RIE
)法が開示されている。
米国特許第4.104086号明細書には、RIEを用
いて、近接した垂直な壁を有し、十分布てんされた深く
て狭い溝を形成する方法が開示されている。この方法は
、埋込まれた高度にドーピングされたシリコン領域に切
込まれた、わずかに傾斜したトレンチを形成し、トレン
チを熱酸化し、誘電材料の蒸着により残りのトレンチを
適正に充てんすることからなる。この特許では、わずか
に傾斜した壁の形成の必要性を強調しており、誘電体布
てん材料の品質と平坦性により、トレンチの傾斜角とト
レンチの幅が決まることを指摘している。この特許はま
た、分離ポケットのみを残して、表面から材料を除去す
るため、ウェーハ全体を覆っている充てん材料のバック
・エツチング(RIEによる)も使用している。
米国特許第4.1394.4.2号明細書は、凹んだ酸
化物分離トレンチの浅いものと深いものを同時に形成す
る方法を開示している。同じ幅の、狭いトレンチの浅い
ものと深いものを、シリコン基板」二にRIEにより形
成した後、垂直なトレンチの壁を熱酸化して、トレンチ
を完全に充てんする。
米国特許第4222792号明細書には、深く、幅の広
い絶縁層分離トレンチを形成する方法が開示されている
。この方法では、シリコン基板の表面に広いトレンチを
形成し、トレンチの熱酸化によりトレンチの壁に薄い酸
化物質を形成し、基板の表面上とトレンチ内に、溶媒を
溶解した有機ガラス樹脂の層をスピン・コーティングす
る。トレンチ内の樹脂ガラスを電子線に露出して、トレ
ンチ内のガラスに現像溶媒が浸透しないようにする。
残りの樹脂ガラスは溶媒で現像することにより除去し、
l〜レンチ内の樹脂ガラスのプラグは、酸素雰囲気中で
加熱して、二酸化シリコンに変換する。
最後に、二酸化シリコン層を基板の表面全体に付着させ
、エツチングしてトレンチを平坦化する。
ローガン(1、oHan)ら、″大規模集積回路の深い
1−レンチ分離のエツチング/充てん法(Method
 ofEtchj、ng/ Fjl、1jngDeep
 Trench Iso]、ation forLar
ge −5ca1.e Integrated Dev
ices)”、IBMテクニカル・ディスクロジャ・ブ
レティン、vol。
2]、(4,)、1978年9月、p、1.466〜1
467に、酸化物布てんトレンチ製作中に、エッチ・マ
スクとりフトオフ・マスクとの組合わせとして酸化マグ
ネシウムを使用する方法が開示されている。トレンチの
形状のMg0Jlを用いて、RIEによりシリコン基板
にトレンチを形成する。
トレンチの露出した表面上に酸化物を成長させる。
1−レンチは、トレンチの深さ未満の深さまで5jO2
のスパッタリングにより充てんする。デバイス領域にス
パッタリングした酸化物は、MgOを溶解することによ
り除去する。
米国特許第4238278号明細書には、シリコン基板
に深いトレンチと浅いトレンチを形成する方法が開示さ
れている。深いトレンチは基板中にR,I Eにより形
成する。トレンチは、トレンチ表面の熱酸化と、化学蒸
着(CVD)との組合わせにより酸化物で部分的に充て
んする。深いトレンチの充てんは、CVD酸化物の表面
レベルまで多結晶シリコンを付着することにより完成す
る。
次に、浅いシリコンを基板中でエツチングし、浅い1−
レンチおよび深いトレンチにそれぞれ対応する露出した
シリコンおよび多結晶シリコンを熱酸化する。
米国特許第4356211号明細書には、シリコン中の
空気および誘電体により分離領域を形成する方法が開示
されている。基板表面の酸化物/窒化物二重層に開口部
をエツチングした後、RIEによりトレンチを形成する
。トレンチの側壁と、二重層に開口部を画定する壁とに
多結晶シリコンを付着させる前に、トレンチの表面を酸
化する。
開口部の壁に付着した多結晶シリコンを、トレンチの壁
に付着した多結晶シリコンよりも速く酸化させるために
、開口部の壁の多結晶シリコンに選択的に1−一ピング
することにより、熱酸化によって多結晶シリコンが各ト
レンチの上端をふさぎ、その中に空間を生じて、絶縁層
分離領域を形成する。
米国特許第4.54−4576号明細書には、深いガラ
ス充てんトレンチ分離が開示されている。RIEにより
基板にトレンチを形成させた後、酸化物の1−レンチ・
ライナを成長させる。基板と熱膨張係数が極めて近いガ
ラスを付着させて、トレンチ全体または一部を充てんす
る。次に構造を、ガラス粒子が溶融して連続したガラス
層となり、必要があれば最終的に平滑になるまで焼成す
る。
米国特許第4−571819号明細書は、トレンチの中
央に空隙または充てん不十分なトレンチを残さすに、酸
化物を充てんしたトレンチを形成する方法を開示してい
る。この方法では3〜9重量%のNまたはP型添加不純
物を含有する二酸化シリコンのトレンチ充てん材料を、
950〜110O℃で溶融し、トレンチ内の空隙を破壊
し、表面を平坦化する。下の酸化物・多結晶シリコン・
窒化物の層により、ドーピングした酸化物の形成により
溶融が可能になり、この層がトレンチ内の定位置に残る
米国特許第4509249号明細書には、多結晶シリコ
ンを充てんしたトレンチによる分離法が開示されている
。シリコン基板にRIEによりU字型の溝を形成し、ト
レンチの表面を熱酸化して厚い酸化物を形成した後、ド
ーピングしない多結晶シリコンを付着させて溝を充てん
する。基板表面に付着させた多結晶シリコン材料をエツ
チングすると同時に、溝中の多結晶シリコンを凹ませた
後、酸化物をバイアス・スパッタリングして溝の充てん
を完了する。
超大規模集積回路の出現と、基板の逆バイアスのため、
ICを含む基板の裏側よりも表側で、基板との電気的接
触を行わせる必要性(基板材料の添加不純物濃度が低い
ことによる)のため、電導性材料によるトレンチの充て
んが流行している。
ドーピングした多結晶シリコンは、多結晶シリコンと、
シリコン材料の熱膨張係数の適合性がすぐれているため
、後の各種の熱サイクル中に、結晶的欠陥が最小になる
ので、導電性トレンチ充てん材として好んで用いられて
いる。アンテイポフ(Antipov)ら、[ポスト・
エミッタ多結晶シリコン・トレンチ分離(Post E
mitter Po1.ysiliconTrench
 l5olation)J、IBMテクニカル・ディス
クロジャ・ブレティン、Vol、25(2)、1982
年7月、p、、588〜589に、トレンチ充てん材と
してのドーピングした多結晶シリコンの使用が開示され
ている。シリコン基板上にバイポーラ・デバイスのすべ
ての素子を形成した後、酸化物・窒化物のエッチ・マス
クを使用して、RIEにより基板に深い1−レンチを形
成する。このトレンチの表面を酸化して、薄い酸化物層
を形成した後、薄い窒化物層を付着させる。トレンチの
底部の酸化物・窒化物層を除去した後、ドーピングした
多結晶シリコンを付着させて、トレンチを充てんし、ト
レンチ底部を介して基板との接触を行わせる。過剰の多
結晶シリコンを除去した後、酸化により、トレンチ充て
ん材の多結晶シリコンの」二部をパッシベーション層に
変換する。
アナンサ(Anantha)ら、「集積回路デバイスに
多結晶シリコンを充てんした領域を形成する方法(Me
thod of FormingPolysjlico
n −FilledRegions in an In
tegrated C1rcuit Device)J
、IBMテクニカル・ディスクロジャ・ブレティン、V
ol、25 (5)、p、2288−2291には、A
ntj、poνらの方法の変形で、トレンチの壁をCV
D酸化物によりコーティングし、多結晶シリコンのトレ
ンチ充てん材を、基板表面よりかなり低く凹ませる方法
が開示されている。
米国特許第4256514号明細書は、シリコン基板に
、シリコン基板の」二面から基板との電気的接触を行わ
せるための多結晶シリコンを充てんしたトレンチに近接
して、酸化物を充てんしたトレンチの深いものおよび浅
いものを形成する方法を開示している。多結晶シリコン
を充てんしたトレンチの壁に形成したCVD酸化物の層
により、デバイス間に必要な絶縁層分離が行われる。
トレンチ分離技術では、トレンチ・ライナおよびトレン
チ側壁ん材が高品質で、傷のないものであることが重要
である。特に多結晶シリコン充てん1〜レンチ技術では
、デバイス間の分離がトレンチ側壁」二の絶縁層(常に
厚い酸化物)により行われ、ドーピングした多結晶シリ
コン充てん材は基板をバイアスするための導電媒体とし
て作用するため、1へレンチ側壁は無傷であることが不
可欠である。しかし、トレンチ側壁の酸化物絶縁体を形
成する従来技術では、CVDで形成したものも熱酸化に
より形成したものも、根本的な欠点がある。
−4−記の欠点を、第10図を参照して説明する。
第」0図には、CVD酸化物をコーティングした深い1
〜レンチが示されている。10はトレンチを形成したシ
リコン基板、]2および14はそれぞれ薄い酸化物およ
び窒化物のトレンチ・ライナである。CV D酸化物の
側壁は」−6で、基板10と同じ薄電型の多結晶シリコ
ン充てん材料は18で示されている。CVD酸化物の側
壁絶縁体16は、トレンチ側壁に必要なすぐれた適合性
を有するが、上記の1へレンチ形成、または後のデバイ
ス製造における過剰材料(常に熱成長させた酸化物マス
ク)の除去に伴う湿式エツチング(たとえば緩衝フッ化
水素酸による)工程中に、上部が侵食20される恐れが
ある。このCVD酸化物側壁16の侵食は、CVD酸化
物のエッチ速度が、熱成長酸化物のエッチ速度より極め
て速い(通常5.6倍)ためである。この侵食の結果、
その後に基板1oを使用する際に、重大な短絡の問題を
生じる。たとえば、多結晶シリコンのベースがトレンチ
と重複するように画定される最近技術のバイポーラ・デ
バイスの製造で、ドーピングした多結晶シリコン・ベー
ス材料で狭い溝22を充てんすると、埋め込まれた導電
性の多結晶シリコンのレールが形成される。これにより
、ベースと分離帯の間の短絡と、ドーピングした多結晶
シリコンのレールを通じてその漏れが生じる。
湿式エツチングの間の縦方向の侵食に加えて、CVD酸
化物の側壁16は横方向の侵食の恐れも= 11− ある。CV D酸化物は本質的にエッチ速度が速いため
、トレンチ底部から窒化物]、4および酸化物]2を除
去する各種のエツチング工程や、多結晶シリコン18を
充てんする前のトレンチ洗浄工程は、第10図の24で
示すように、CVD酸化物の側壁」6が薄くなる傾向が
ある。側壁絶縁体16の厚みが、1へレンチに伴うキャ
パシタンスの鍵となるため、(絶縁体が薄いほど、キャ
パシタンスは大きくなる)側壁酸化物16が薄くなると
、トレンチ側壁のキャパシタンスが不適切になる。
横方向の侵食24 (第10図)を最小にし、トレンチ
のCVD酸化物側壁の厚みを維持するための1つの方法
は、保護層を設けることである。しかし、これにより、
トレンチ形成工程の複雑さとコストが増大する。同様に
、上部の侵食20は、バリア層(たとえば窒化シリコン
またはドーピングしない犠牲的多結晶シリコンを追加す
ることにより最少にすることができるが、コストが高く
、工程が複雑になる。
側壁酸化物を、シリコン・トレンチの熱酸化に=12− より形成する第2の従来技術の欠点については、この方
法ではシリコン基板を耐酸化性のトレンチ画定マスクで
覆い、トレンチをRIE処理し、トレンチ表面を高温で
熱酸化するが、成長させた酸化物は、基板の添加不純物
の種類、および濃度のばらつきの影響を受は易い。たと
えば、第1.1. A図および第11.B図では、基板
30はP型であり、不純物濃度の高いN十型のブラケッ
ト・サブコレクタ層32と、N十層32より不濃物濃度
の低いN型エピタキシャル・シリコン層34を含むが、
トレンチの側壁では均一な酸化が行われない。第11A
図を参照すると、サブコレクタ層32の不純物濃度が高
いため、層32に対応する1−レンチ部分は強い酸化を
受け、元のトレンチの壁の輪郭の変形36を生じる。ト
レンチ底部の酸化物を除去して基板との接触を容易にす
るその後のエツチング工程で、酸化物の側壁が局部的に
薄くなるため、側壁にピンホール、不連続、その他の欠
陥を生じる。したがって、高度にP型不純物をドーピン
グした多結晶シリコンによりトレンチを充てんする場合
、成長させた側壁酸化物のピンホールその他を通じてP
型不純物が基板中に拡散して、ピンチオフ欠陥40の原
因となる。同様のピンチオフ欠陥42は、第11B図に
示すように、トレンチ底面および1ヘレンチ画定マスク
の酸化物44を除去するエツチング工程中に、トレンチ
の上限の側壁酸化物44が薄くなるため、エピタキシャ
ル層34とトレンチ画定マスク(図示されていない)と
の境界面に生じる。ピンチオフ欠陥40および42によ
り、低い分離の破損を生じる。
C1発明が解決しようとする問題点 この発明の目的は、従来技術における低い分離が破損す
る性質を緩和するため、トレンチ分離の高度に無傷の酸
化物側壁を提供することにある。
この発明の他の目的は、CVD酸化物の共形性と、熱成
長させた酸化物の耐エツチング性を示すトレンチ側壁酸
化物を提供することにある。
尚、この明細書では、「多結晶シリコンの酸化物」ば、
多結晶シリコンを完全に熱酸化して得ただ酸化物を意味
するもとする。
D1問題点を解決するための手段 この発明の一般的概念により、酸化可能または酸化可能
でない表面上に、耐エツチング性の高い均一な二酸化シ
リコンを形成する方法を開示する。
これは、酸化可能、または酸化可能でない表面に多結晶
シリコンの共形の層を形成させ、これを熱酸化して多結
晶シリコンを完全に多結晶シリコンの酸化物に変換する
ことにより達成される。
この発明の特別な点によれば、高度に欠陥の少ない側壁
多結晶シリコン酸化物層を有する分離トレンチを形成す
る方法が提供される。この1〜レンチ構造の形成する方
法の一実施例では、基板をトレンチ画定マスクおよび反
応性イオン・エツチングを用いて変換することにより、
実質的に垂直な壁と、水平な床を有するトレンチが形成
される。
トレンチの表面とマスクの表面全部にドーピングしない
多結晶シリコンを付着させて、共形の層を形成させる。
多結晶シリコンの付着は、低圧化学蒸着(LPGVD)
で行うのが好ましい。多結晶シリコン層の厚みは、所要
のトレンチ側壁多結晶シリコン酸化物の厚みの約40%
になるように選択する。この多結晶シリコン層を熱酸化
して、CVD酸化物と共形の、熱成長させた酸化物より
耐エツチング性の高い均一な多結晶シリコン酸化物に完
全に変換させる。次にトレンチの充てん、表面の平坦化
、および過剰材料の除去を行う。
トレンチを介して基板との接触を必要とする場合は、I
・レンチの床から多結晶シリコン酸化物をRIEにより
除去する。基板と同じ型の不純物で高度にドーピングし
た多結晶シリコンを付着させてトレンチを充てんした後
、多結晶シリコン充てん材の不純物の一部を下の基板に
拡散させ、トレンチの下に漏れチャネル・ストップを形
成させる。
高度に欠陥のない多結晶シリコン酸化物の側壁を有する
分離トレンチ構造の形成する方法の代替実施例では、基
板のトレンチをエツチングした後、酸化可能でない絶縁
体のトレンチ・ライナを形成させる。次に共形のドーピ
ングしない多結晶シリコン層を、ライナおよび基板表面
に形成させる。
R,I Eにより、すべての水平面から多結晶シリコン
層を除去する。次にトレンチの垂直面上に残った多結晶
シリコンを、熱酸化により多結晶シリコンの酸化物を変
換する。多結晶シリコン酸化物への変換中の多結晶シリ
コンの体積膨張は単一方向(たとえばトレンチの壁に垂
直な方向)に制限されるため、生成した酸化物により生
じる基板の応力は最小限に抑えられる。
E、実施例 第1図〜第6図を参照して、この発明の一実施例につい
て説明する。第1図に示すように、P型のシリコン基板
50から開始して、約1.50〜200nmの厚みの二
酸化シリコン52、約80〜]20nmの厚みの窒化シ
リコン54および約500〜1.OOOnmの厚みのC
VD酸化物56からなる3層マスクを形成する。酸化物
52は、基板50上の窒化物54により生ずる応力を緩
和するパッドとして作用し、窒化物は、この製作工程の
後の段階で酸化マスクとして作用する。CVD酸化物5
6は、他の事と同時に、トレンチのエツチング時にマス
クとして作用する。
下記の説明では、P型のシリコン基板を例として使用し
ているが、基板はN型とすることもできる。各層の厚み
も、デバイスの設計により、必要に応じて変えることが
できる。また、基板の材料はシリコンに限定されるもの
ではない。この方法は、トレンチ分離を製作するため、
他の半導体基板にも適用することができる。また、図は
原寸どおりではなく、各層の厚みは説明をわかり易くす
るためのものであって、限定された意味に解釈されるべ
きではない。
玉磨マスク52−54−56を必要なトレンチの形状に
応じて、従来のりソグラフイおよびエツチング技術を用
いてパターン化する。次にRIEにより、基板50中に
トレンチのパターンを形成させる。トレンチのエツチン
グについては、前述の米国特許第4.1.04086号
明細書に詳述されている。説明の便宜」二、単一のトレ
ンチ50からなる1〜レンチ・パターンの一部のみを第
1図に示す。デバイス分離のためのトレンチ58は十分
深く、狭いもので通常」〜5μmの範囲であり、実質的
に垂直な壁60と、実質的に水平な床62を有する。次
に、トレンチの壁に高品質の酸化物64のライニングを
施し、表面状態密度の低い良好なシリコン・二酸化シリ
コン境界面を形成させる。
酸化物64の厚みは通常50〜70nnlで、トレンチ
の熱酸化により形成する。
次に第2図の構造を得るために、CVDにより酸化物を
コーティングした垂直および水平面60および62を含
むトレンチの表面全体と、CVD酸化物マスク上に均一
な厚い共形の多結晶シリコン層66を形成させる。多結
晶シリコン層66の厚みは、トレンチの酸化物側壁の所
要の厚みの約40%に等しくなるように調節する。トレ
ンチ側壁の厚みは、分離構造に必要なコレクタ・ベース
間のキャパシタンスにより決まる。通常、多結晶シリコ
ン66の厚みは約100〜150nmの範囲である。多
結晶シリコン66を形成する方法としては、良好な共形
コーティングを形成するため、LPGVDが好ましい。
多結晶シリコン66は、シランおよびジクロロシラン等
の、シリコンを含有する気体を通常600〜800℃の
範囲で、大気圧または]−〇〇〜200ミリトルの減圧
下で熱分解により付着させる。
次の工程では、第3図に示すように、多結晶シリコン6
6を熱酸化することにより、完全に多結晶シリコン酸化
物68に変換する。この変換工程には、約900〜1.
 OO0℃における水蒸気酸化を使用する。多結晶シリ
コン酸化物68を形成するシリコン源は共形(多結晶シ
リコン)層(66)であるため、酸化物68も共形であ
る。また、多結晶シリコンの酸化物68は、多結晶シリ
コン(66)の熱変換により得るため、酸化物68のエ
ッチ特性は、シリコンの熱酸化により成長させた酸化物
と同様にすぐれている。多結晶シリコン酸化物68はま
た高品質であり、酸化物ライナ64 (酸化物68とは
区別が付かないため、第3図には示されていない)と共
に、シリコン50の垂直面60および水平面62と、酸
化物68との間に、表面状態密度の低い良好な境界面を
与える。
このように、1〜レンチ側壁の前駆体としてCVD多結
晶シリコンを形成し、前駆体の多結晶シリコンを酸化物
に変換することにより、CVD酸化物と共形で、耐エツ
チング性の高い、熱成長させた酸化物のトレンチ側壁が
得られる。
次の工程は、トレンチ58の充てんである。トレンチの
充てんには、数種類の材料のうち、いずれを用いてもよ
い。デバイスに適用する場合は、充てん材料は、酸化物
、重合体、エピタキシャル・シリコンまたは多結晶シリ
コン等、ある種の形状の誘電体を用いる。トレンチはま
た、埋込まれた相互接続デバイス・ラインを得るため、
導電性の金属で充てんすることもできる。
基板50への接触を必要とする場合は、トレンチ58の
底部62に対応する酸化物68を除去してから、導電性
の材料でトレンチを充てんする必要がある。この除去は
、たとえばCF、のエッチャント・ガスを使用した垂直
RIEにより行う。
このRIE工程中、CVD酸化物マスク56の表面に形
成した酸化物68も、1〜レンチの垂直壁」―に側壁酸
化物68′を残して除去される。次に、後の工程でP型
の基板50が反転して、デバイスからデバイスへの漏れ
を生じないように、トレンチにP型(たとえばホウ素)
イオンを注入することができる。この注入は、トレンチ
に対して垂直に行われる。この条件で、トレンチの側壁
68′は、底部への注入が基板に達し、P十領域72を
形成する間、有効なマスクの作用をする。
この発明によれば、上記の注入工程を省略し、しかもP
十領域72を形成して、工程コストを節減することがで
きる。この工程では、トレンチ58をその場でP型にド
ーピングした多結晶シリコン70のCVDにより充てん
する。この目的の添加不純物として、通常ホウ素が用い
られる。多結晶シリコンのCVDは、共形コーティング
と付着の制御を容易にし、トレンチ充てん材に空洞が形
成するのを防止するため好ましい。多結晶シリコンの付
着温度は約900〜1000℃、付着圧力は大気圧とす
るのが好ましい。多結晶シリコン70の付着は、厚い表
面層(2〜3μm)がマスク56により覆われた基板上
に形成されるまで続けられる。多結晶シリコン70の付
着工程中、付着のための高温のため、多結晶シリコン7
0の添加不純物の一部がトレンチの底部62を介して、
十分な深さまで基板50に拡散し、その下に高度にドー
ピングされたP土壁のチャネル・ス1〜ツブを形成する
。このように、単一工程で、多結晶シリコン70による
トレンチの充てんと、基板と同じ導電型の添加不純物に
よる1へレンチ充てん材70のドーピング(高濃度レベ
ルまで)と、この不純物のトレンチ真下の基板への拡散
によるP十型領域72の形成が行われる。
トレンチの充てんを完了した後、第5図に示すように、
過剰の多結晶シリコン70、すなわち基板50の表面の
高さより」二の多結晶シリコン70を除去する周知の平
坦化技術を用いて、基板表面を平坦化する。窒化物層5
4の表面より」二の過剰の多結晶シリコン70の部分を
除去するのに、化学・機械的研摩を用いることができる
。この工程中に、CVD酸化物56も除去され、窒化物
54が研摩停止の指示材として作用する。多結晶シリコ
ンの1〜レンチ充てん材は、RTE等の適当なエツチン
グ工程により、基板50の表面より下に凹ませた後、適
当な温度で熱酸化して、トレンチ上部を不活性化される
。熱酸化により、多結晶シリコンの1〜レンチ充てん材
70′の上部が多結晶シリコン酸化物74に変換する一
方、基板の残りの部分は耐酸化性の窒化物マスク54に
より保護される。窒化物54は、たとえば高温のリン酸
を使用した湿式エツチングにより除去する。次に熱酸化
物マスク52を湿式または乾式エツチングにより除去す
る。酸化物52の除去工程中に、多結晶シリコン酸化物
74の表面部およびトレンチの側壁酸化物68′の上部
もある程度除去される。しかし、側壁多結晶シリコン酸
化物68′は耐エツチング性が高い(熱酸化物52の耐
エツチング性と等しい)ため、従来技術に見られる酸化
物68′の侵食(湿式エツチング工程中の)がない。
第6図に示すように、得られた構造は、P土壁にドーピ
ングした多結晶シリコン70′を充てんし、多結晶シリ
コン酸化物のキャップ74および高度に無傷の側壁多結
晶シリコン酸化物68′を有するトレンチ5日からなる
。基板50と電気的に接触させるため、酸化物キャップ
74を、従来のりソグラフイおよびエツチングにより選
択的に開口させ、P土壁の多結晶シリコン充てん材70
′に接触するメタライゼーションを形成させる。
高度に欠陥のない側壁酸化物を有する分離トレンチを形
成するこの製作工程の代替実施例を第7図〜第9図に示
す。第7図に示すように、特に、第1図の構造の形成に
ついて説明したのと同様に、トレンチ58の垂直および
水平面」二にバリア酸化物60を形成した後、薄い(通
常50〜150μm)窒化シリコン層80を付着させる
。この窒化物80は後に多結晶シリコンの除去中のエッ
チ・ストップとして作用する。窒化物80を形成した後
、ドーピングしない多結晶シリコン層82を付着させる
。形成の方法と、多結晶シリコン82の性質は、第2図
で説明した多結晶シリコン層66と全く類似している。
次に、第8図に示すように、トレンチ58の水平面62
に対応する多結晶シリコン層82、および窒化物80の
水平部分を覆った多結晶シリコン層82を平面RI E
により除去する。CF4を用いたR、 I Eが好まし
い。第8図に示す、得られた構造は、トレンチ58の垂
直面6oのみに対応する多結晶シリコンの側壁82′を
有する。次に、湿度900〜1100℃の水蒸気中で熱
酸化することにより、多結晶シリコン82′を、第9図
に示すように、完全に多結晶シリコン酸化物の側壁84
に変換する。多結晶シリコン82′を多結晶シリコン酸
化物84に熱変換する間に、多結晶シリコンの熱膨張は
一方向のみ、すなわちトレンチ58の垂直面60に直角
方向に生じ、酸化物84により基板50−ヒ(特にトレ
ンチの隅部)に生じる応力は最小になる。この応力が最
小になると、シリコン材料50の転位等の結晶欠陥の生
成または伝播、もしくはこれらの両方が最小となる。こ
のように、この代替実施例では、注文生産様式で1−レ
ンチの垂直面上にのみ(多結晶)シリコン源を形成し、
このシリコン源から酸化物層を形成することにより、多
くの利点が得られる。トレンチの側壁酸化物84は、所
要の場所に正確に得られ、この酸化物84は、熱成長さ
せた酸化物と整合するエツチング速度を有し、CVD酸
化物と共形である。厚いトレンチ側壁酸化物84の形成
にかかわらず、シリコン基板の結晶欠陥は最小に維持さ
れる。
第9図に示すように、多結晶シリコン酸化物84を形成
した後、基板との接触が必要な場合は、トレンチの底部
62に対応する酸化物64および窒化物80をRIEに
より除去する。トレンチの充てん、平坦化および過剰材
料の除去を含む残りの工程は、第4図〜第6図を用いて
説明した上記の方法と同じである。
従来技術により形成したトレンチ側壁酸化物と、この多
結晶シリコンの酸化により形成した1〜レンチ側壁酸化
物の破損の頻度を比較する分離ロット実験により、顕著
な結果が示された。いずれの場合も、側壁酸化物の厚み
は約300nmであった。
10ツ1−のウェーハを使用して、厚みが50nlIl
の酸化物バリアをRIEにより画定したシリコン・1−
レンチ中に成長させ、厚み約120nmの多結晶シリコ
ン層を付着させ、多結晶シリコンを酸化して多結晶シリ
コン酸化物とすることにより、多結晶シリコンの側壁酸
化物を形成させた。第2のロツ1〜のウェーハでは、R
IEで画定したトレンチを単純に熱酸化して、熱酸化物
を形成した。側壁のエツチング、P生型多結晶シリコン
によるトレンチの充てん、および平坦化は、両ロットの
ウェーハに共通とした。側壁酸化物の破壊電圧の測定に
より、多結晶シリコン酸化物の側壁の構造は一般に、熱
酸化物の側壁構造よりも破損率が著しく低いことが示さ
れた。
このように、この発明によれば、酸化可能の、または酸
化可能ではない表面上に、上記の目的および利点を完全
に満足する、高度に無傷の熱酸化物を成長させる方法が
提供される。
この発明は、特定の好ましい実施例について説明を行っ
たが、前記の説明から、多くの代替、修正および変形を
行いうることは明らかである。この発明を、多結晶シリ
コンによるトレンチの充てんについて説明したが、エピ
タキシャル充てん1〜レンチを形成することも容易に行
うことができる。
第4図に示すように、トレンチ底部に対応する多結晶シ
リコン68を除去してトレンチの底部を露出させた後、
シリコン結晶50をシード材料として使用して、1〜レ
ンチ内のエピタキシャル・シリコンを成長させる。エピ
タキシャル・シリコンの成長は、シリコンの表面で行わ
れ、酸化物68′上では行われない。したがって、特許
請求の範囲には、これらの代替、修正、変形はいずれも
、この発明の真の範囲および原理内のものであるとして
包含されることを意図している。
F1発明の詳細 な説明したように、この発明によれば、従来技術の低い
トレンチ分離の破損の性質を軽減するトレンチ分離のた
めの高度に欠陥のない酸化物側壁が提供される。
【図面の簡単な説明】
第1図〜第6図は、この発明による多結晶シリコン酸化
物の側壁を有するトレンチ分離構造を形成する方法を連
続的に示す断面図である。 第7図〜第9図は、この発明の代替方法を用いて、多結
晶シリコン酸化物の側壁を有するトレンチ分離構造の形
成を示す断面図である。 第」0図は、トレンチ側壁酸化物をCVDにより形成す
る従来技術のトレンチ分離構造を断面図で示したもので
、従来方法の欠点を示す図である。 第11. A図および第11B図は、トレンチ側壁酸化
物を熱酸化により形成する従来技術のトレンチ構造の断
面図で、従来方法の欠点を示す図である。 50・・・・P型シリコン基板、52・・・・二酸化シ
リコン層、54・・・・窒化シリコン層、56・・・・
CVl)酸化物、58・・・・トレンチ、66・・・・
多結晶シリコン、68・・・・多結晶シリコン酸化物。 汐剰η1シリコン 第2図 一31= シリコレ肖(イヒ1勿 第8図 キ七・7)。 第7図 弛め実施卆]のL程 第8図 第9図 4セ乙の均1ヨ°21シ、イ々弓のニオ呈第10図 槌巣技彎 N

Claims (3)

    【特許請求の範囲】
  1. (1)(a)基板上に、多結晶シリコンの共形層を形成
    し、 (b)上記多結晶シリコンを熱酸化して上記多結晶シリ
    コンを完全に二酸化シリコンに変換する工程を有する、 半導体デバイスの製造方法。
  2. (2)上記多結晶シリコンの形成が付着により行なわれ
    る特許請求の範囲第(1)項記載の方法。
  3. (3)上記多結晶シリコンの形成が低圧CVDにより行
    なわれる特許請求の範囲第(2)項記載の方法。
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ES (1) ES2084575T3 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04134844A (ja) * 1990-09-27 1992-05-08 Toshiba Corp 半導体装置の素子間分離領域の形成方法
JP2002343856A (ja) * 2001-05-11 2002-11-29 Denso Corp 絶縁分離型半導体装置の製造方法
JP2013062323A (ja) * 2011-09-12 2013-04-04 Toyota Motor Corp 半導体装置およびその製造方法

Families Citing this family (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3736531A1 (de) * 1986-10-30 1988-05-11 Mitsubishi Electric Corp Verfahren zur herstellung einer halbleitereinrichtung
GB2200794A (en) * 1986-11-19 1988-08-10 Plessey Co Plc Semiconductor device manufacture
US4980311A (en) * 1987-05-05 1990-12-25 Seiko Epson Corporation Method of fabricating a semiconductor device
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法
US4982266A (en) * 1987-12-23 1991-01-01 Texas Instruments Incorporated Integrated circuit with metal interconnecting layers above and below active circuitry
US5354710A (en) * 1988-01-14 1994-10-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices using an adsorption enhancement layer
KR940003218B1 (ko) * 1988-03-24 1994-04-16 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
JP2666384B2 (ja) * 1988-06-30 1997-10-22 ソニー株式会社 半導体装置の製造方法
US5008208A (en) * 1988-12-07 1991-04-16 Honeywell Inc. Method of making planarized, self-aligned bipolar integrated circuits
US5105253A (en) * 1988-12-28 1992-04-14 Synergy Semiconductor Corporation Structure for a substrate tap in a bipolar structure
US5143859A (en) * 1989-01-18 1992-09-01 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a static induction type switching device
US5264381A (en) * 1989-01-18 1993-11-23 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a static induction type switching device
US5053345A (en) * 1989-02-06 1991-10-01 Harris Corporation Method of edge doping SOI islands
US4900692A (en) * 1989-04-24 1990-02-13 Motorola, Inc. Method of forming an oxide liner and active area mask for selective epitaxial growth in an isolation trench
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
KR920004366B1 (ko) * 1989-09-08 1992-06-04 현대전자산업 주식회사 반도체 장치의 자기 정렬 콘택 제조방법
US5106777A (en) * 1989-09-27 1992-04-21 Texas Instruments Incorporated Trench isolation process with reduced topography
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
JP2597022B2 (ja) * 1990-02-23 1997-04-02 シャープ株式会社 素子分離領域の形成方法
US5296392A (en) * 1990-03-06 1994-03-22 Digital Equipment Corporation Method of forming trench isolated regions with sidewall doping
US5118384A (en) * 1990-04-03 1992-06-02 International Business Machines Corporation Reactive ion etching buffer mask
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5065217A (en) * 1990-06-27 1991-11-12 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
KR920020676A (ko) * 1991-04-09 1992-11-21 김광호 반도체 장치의 소자분리 방법
US5212110A (en) * 1992-05-26 1993-05-18 Motorola, Inc. Method for forming isolation regions in a semiconductor device
JPH0799771B2 (ja) * 1992-06-26 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 皮膜中の応力を制御する方法
KR960005552B1 (ko) * 1993-03-31 1996-04-26 현대전자산업주식회사 반도체 소자의 분리막 형성 방법
EP0631306B1 (de) * 1993-06-23 2000-04-26 Siemens Aktiengesellschaft Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
EP0631305B1 (de) * 1993-06-23 1998-04-15 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5346584A (en) * 1993-07-28 1994-09-13 Digital Equipment Corporation Planarization process for IC trench isolation using oxidized polysilicon filler
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
US5498566A (en) * 1993-11-15 1996-03-12 Lg Semicon Co., Ltd. Isolation region structure of semiconductor device and method for fabricating the same
JPH07193121A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体装置の製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
US5472903A (en) * 1994-05-24 1995-12-05 United Microelectronics Corp. Isolation technology for sub-micron devices
US5385866A (en) * 1994-06-22 1995-01-31 International Business Machines Corporation Polish planarizing using oxidized boron nitride as a polish stop
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
JP2861856B2 (ja) * 1995-03-30 1999-02-24 日本電気株式会社 半導体装置の製造方法
EP0735580B1 (en) * 1995-03-31 2004-11-17 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Process for realizing trench isolation structures
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US5605862A (en) * 1995-04-05 1997-02-25 International Business Machines Corporation Process for making low-leakage contacts
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5661073A (en) * 1995-08-11 1997-08-26 Micron Technology, Inc. Method for forming field oxide having uniform thickness
US5899726A (en) * 1995-12-08 1999-05-04 Advanced Micro Devices, Inc. Method of forming oxide isolation in a semiconductor device
US5933748A (en) * 1996-01-22 1999-08-03 United Microelectronics Corp. Shallow trench isolation process
US6750091B1 (en) * 1996-03-01 2004-06-15 Micron Technology Diode formation method
US5618751A (en) * 1996-05-23 1997-04-08 International Business Machines Corporation Method of making single-step trenches using resist fill and recess
US6045625A (en) * 1996-12-06 2000-04-04 Texas Instruments Incorporated Buried oxide with a thermal expansion matching layer for SOI
US5926717A (en) * 1996-12-10 1999-07-20 Advanced Micro Devices, Inc. Method of making an integrated circuit with oxidizable trench liner
US5763316A (en) * 1997-02-19 1998-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate isolation process to minimize junction leakage
US5869384A (en) * 1997-03-17 1999-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Trench filling method employing silicon liner layer and gap filling silicon oxide trench fill layer
JP3904676B2 (ja) * 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
US6013937A (en) * 1997-09-26 2000-01-11 Siemens Aktiengesellshaft Buffer layer for improving control of layer thickness
TW501230B (en) * 1997-10-04 2002-09-01 United Microelectronics Corp Manufacture method shallow trench isolation
US6309947B1 (en) * 1997-10-06 2001-10-30 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with improved isolation region to active region topography
KR100248888B1 (ko) * 1998-01-07 2000-03-15 윤종용 트랜치 격리의 형성 방법
KR100280106B1 (ko) 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US5989977A (en) * 1998-04-20 1999-11-23 Texas Instruments - Acer Incorporated Shallow trench isolation process
US6251734B1 (en) * 1998-07-01 2001-06-26 Motorola, Inc. Method for fabricating trench isolation and trench substrate contact
JP2000031264A (ja) 1998-07-08 2000-01-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6518145B1 (en) * 1998-08-06 2003-02-11 International Business Machines Corporation Methods to control the threshold voltage of a deep trench corner device
US6781212B1 (en) * 1998-08-31 2004-08-24 Micron Technology, Inc Selectively doped trench device isolation
US6197658B1 (en) 1998-10-30 2001-03-06 Taiwan Semiconductor Manufacturing Company Sub-atmospheric pressure thermal chemical vapor deposition (SACVD) trench isolation method with attenuated surface sensitivity
US6204198B1 (en) * 1998-11-24 2001-03-20 Texas Instruments Incorporated Rapid thermal annealing of doped polycrystalline silicon structures formed in a single-wafer cluster tool
US6204146B1 (en) * 1998-12-10 2001-03-20 United Microelectronics Corp. Method of fabricating shallow trench isolation
JP2000196075A (ja) * 1998-12-25 2000-07-14 Hitachi Ltd 半導体装置及びその製造方法
US7098506B2 (en) * 2000-06-28 2006-08-29 Renesas Technology Corp. Semiconductor device and method for fabricating the same
GB9915589D0 (en) 1999-07-02 1999-09-01 Smithkline Beecham Plc Novel compounds
US6265302B1 (en) * 1999-07-12 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Partially recessed shallow trench isolation method for fabricating borderless contacts
US6524931B1 (en) 1999-07-20 2003-02-25 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US6420757B1 (en) 1999-09-14 2002-07-16 Vram Technologies, Llc Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability
KR100559042B1 (ko) * 1999-10-07 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
JP2001110782A (ja) * 1999-10-12 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6433370B1 (en) * 2000-02-10 2002-08-13 Vram Technologies, Llc Method and apparatus for cylindrical semiconductor diodes
US6506657B1 (en) * 2000-04-19 2003-01-14 National Semiconductor Corporation Process for forming damascene-type isolation structure for BJT device formed in trench
KR100499625B1 (ko) * 2000-06-30 2005-07-07 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR100338803B1 (ko) * 2000-08-12 2002-05-31 이형도 반도체 레이저 다이오드의 제조방법
US6580150B1 (en) 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
US6602759B2 (en) 2000-12-07 2003-08-05 International Business Machines Corporation Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US7172914B1 (en) * 2001-01-02 2007-02-06 Cypress Semiconductor Corporation Method of making uniform oxide layer
US6537921B2 (en) 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
JP2004047624A (ja) * 2002-07-10 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
DE10233208A1 (de) * 2002-07-22 2004-03-04 Infineon Technologies Ag Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren
DE10234165B4 (de) * 2002-07-26 2008-01-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Füllen eines Grabens, der in einem Substrat gebildet ist, mit einem isolierenden Material
DE10234699A1 (de) * 2002-07-30 2004-02-12 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zum Bereitstellen eines dicken thermischen Oxides bei der Grabenisolation
US7422961B2 (en) 2003-03-14 2008-09-09 Advanced Micro Devices, Inc. Method of forming isolation regions for integrated circuits
US7238588B2 (en) 2003-01-14 2007-07-03 Advanced Micro Devices, Inc. Silicon buffered shallow trench isolation
US7648886B2 (en) 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US6962857B1 (en) 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
JP2004266185A (ja) * 2003-03-04 2004-09-24 Renesas Technology Corp 半導体装置およびその製造方法
FR2852144B1 (fr) * 2003-03-05 2005-06-10 Commissariat Energie Atomique Procede de delimitation d'un element conducteur dispose sur une couche isolante, dispositif et transistor obtenus par ce procede
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
TWI230432B (en) * 2003-05-05 2005-04-01 Nanya Technology Corp Method for improving sneakage at shallow trench isolation and STI structure thereof
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE102004032910B4 (de) * 2003-07-10 2012-01-26 International Rectifier Corp. Verfahren zur Bildung dicker Oxide auf Si oder SiC für Halbleiterbauteile
US7754550B2 (en) * 2003-07-10 2010-07-13 International Rectifier Corporation Process for forming thick oxides on Si or SiC for semiconductor devices
US6921709B1 (en) 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing
US7462549B2 (en) 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
WO2005088694A1 (ja) * 2004-03-16 2005-09-22 Ishikawajima-Harima Heavy Industries Co., Ltd. 半導体装置の製造方法
DE102004028679A1 (de) * 2004-06-14 2006-01-05 Infineon Technologies Ag Isolationsgrabenanordnung
US20100047987A1 (en) * 2005-04-28 2010-02-25 Nxp B.V. Method of fabricating a bipolar transistor
US7569478B2 (en) * 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium
US20070170542A1 (en) * 2006-01-26 2007-07-26 Micron Technology, Inc. Method of filling a high aspect ratio trench isolation region and resulting structure
US7385275B2 (en) * 2006-02-15 2008-06-10 International Business Machines Corporation Shallow trench isolation method for shielding trapped charge in a semiconductor device
WO2007108401A1 (ja) * 2006-03-20 2007-09-27 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US20070224775A1 (en) * 2006-03-27 2007-09-27 Nick Lindert Trench isolation structure having an expanded portion thereof
US7355224B2 (en) * 2006-06-16 2008-04-08 Fairchild Semiconductor Corporation High voltage LDMOS
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100845102B1 (ko) * 2006-12-20 2008-07-09 동부일렉트로닉스 주식회사 반도체 소자의 소자분리막 형성방법
JP2008166526A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
KR100818892B1 (ko) * 2007-03-19 2008-04-03 동부일렉트로닉스 주식회사 바이폴라 트랜지스터 및 그 제조 방법
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
US20090081862A1 (en) * 2007-09-24 2009-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap structure design for advanced integrated circuit technology
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8384224B2 (en) 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US8299566B2 (en) 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8404583B2 (en) * 2010-03-12 2013-03-26 Applied Materials, Inc. Conformality of oxide layers along sidewalls of deep vias
US8334190B2 (en) * 2010-05-07 2012-12-18 Texas Instruments Incorporated Single step CMP for polishing three or more layer film stacks
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
KR101683071B1 (ko) 2010-09-08 2016-12-06 삼성전자 주식회사 반도체 소자 및 그 제조방법
US8921183B2 (en) * 2010-12-08 2014-12-30 Nanya Technology Corporation Method for fabricating trench isolation structure
US9121237B2 (en) 2011-07-28 2015-09-01 Baker Hughes Incorporated Methods of coating wellbore tools and components having such coatings
KR101427726B1 (ko) * 2011-12-27 2014-08-07 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치 및 반도체 장치의 제조 방법
US20150140819A1 (en) * 2013-11-19 2015-05-21 United Microelectronics Corp. Semiconductor process
US20150145041A1 (en) * 2013-11-22 2015-05-28 International Business Machines Corporation Substrate local interconnect integration with finfets
US20150162277A1 (en) * 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US9214429B2 (en) 2013-12-05 2015-12-15 Stmicroelectronics, Inc. Trench interconnect having reduced fringe capacitance
US20150270159A1 (en) * 2014-03-20 2015-09-24 Globalfoundries Inc. Fabrication of semiconductor structures using oxidized polycrystalline silicon as conformal stop layers
US9385187B2 (en) 2014-04-25 2016-07-05 Texas Instruments Incorporated High breakdown N-type buried layer
US9401410B2 (en) 2014-11-26 2016-07-26 Texas Instruments Incorporated Poly sandwich for deep trench fill
JP2018113421A (ja) * 2017-01-13 2018-07-19 トヨタ自動車株式会社 半導体装置の製造方法
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
US10410910B1 (en) * 2018-08-20 2019-09-10 Nanya Technology Corporation Method for preparing semiconductor structures
US11756794B2 (en) * 2019-11-01 2023-09-12 Texas Instruments Incorporated IC with deep trench polysilicon oxidation
US11869802B2 (en) * 2020-07-29 2024-01-09 Changxin Memory Technologies, Inc. Method of forming semiconductor isolation structure and semiconductor isolation structure
CN114388505A (zh) * 2020-10-22 2022-04-22 长鑫存储技术有限公司 埋入式字线结构及其制备方法、动态随机存储器
CN113517193B (zh) * 2021-04-06 2022-03-11 江苏新顺微电子股份有限公司 一种提高沟槽mos结构肖特基二极管性能的工艺方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57167652A (en) * 1981-03-20 1982-10-15 Toshiba Corp Manufacture of semiconductor device
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3966577A (en) * 1973-08-27 1976-06-29 Trw Inc. Dielectrically isolated semiconductor devices
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4222792A (en) * 1979-09-10 1980-09-16 International Business Machines Corporation Planar deep oxide isolation process utilizing resin glass and E-beam exposure
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
JPS58175843A (ja) * 1982-04-08 1983-10-15 Matsushita Electric Ind Co Ltd 半導体集積回路の製造方法
US4544576A (en) * 1981-07-27 1985-10-01 International Business Machines Corporation Deep dielectric isolation by fused glass
JPS5844735A (ja) * 1981-09-11 1983-03-15 Fujitsu Ltd 半導体装置の製造方法
JPS58153349A (ja) * 1982-03-08 1983-09-12 Nec Corp 半導体装置の製造方法
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
JPS6039846A (ja) * 1983-08-15 1985-03-01 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US4621414A (en) * 1985-03-04 1986-11-11 Advanced Micro Devices, Inc. Method of making an isolation slot for integrated circuit structure
US4626317A (en) * 1985-04-03 1986-12-02 Advanced Micro Devices, Inc. Method for planarizing an isolation slot in an integrated circuit structure
US4789560A (en) * 1986-01-08 1988-12-06 Advanced Micro Devices, Inc. Diffusion stop method for forming silicon oxide during the fabrication of IC devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57167652A (en) * 1981-03-20 1982-10-15 Toshiba Corp Manufacture of semiconductor device
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04134844A (ja) * 1990-09-27 1992-05-08 Toshiba Corp 半導体装置の素子間分離領域の形成方法
JP2002343856A (ja) * 2001-05-11 2002-11-29 Denso Corp 絶縁分離型半導体装置の製造方法
JP4660964B2 (ja) * 2001-05-11 2011-03-30 株式会社デンソー 絶縁分離型半導体装置の製造方法
JP2013062323A (ja) * 2011-09-12 2013-04-04 Toyota Motor Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP0245622B1 (en) 1996-03-13
ES2084575T3 (es) 1996-05-16
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CA1286572C (en) 1991-07-23
US4666556A (en) 1987-05-19
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DE3751732D1 (de) 1996-04-18
BR8702320A (pt) 1988-02-17
DE3751732T2 (de) 1996-09-26

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