JP2957169B2 - 半導体素子の素子隔離層形成方法 - Google Patents

半導体素子の素子隔離層形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の素子
隔離層の形成方法に関し、特にＳＴＩ処理において、Ａ
ＰＣＶＤ酸化膜層及びＨＤＰＣＶＤ酸化膜層を積層して
形成することによりトレンチを埋め込む方法であって素
子の隔離特性を向上させるのに適した半導体素子の素子
隔離層形成方法に関する。
【０００２】
【従来の技術】一般に、セルとセルとを互いに隔離する
ための素子隔離領域の形成方法が半導体素子の微細化技
術において重要な技術として認識されるのに伴い、その
技術に対する研究が盛んに行われている。大容量メモリ
では素子隔離領域の幅がメモリ素子全体のサイズを決定
する大きな要因となっている。一般に、素子隔離形成技
術として用いられるものは選択酸化法(Local Oxidation
of Silicon)である。前記選択酸化法は、その工程上の
特徴によりバーズビックという現象が発生して素子の信
頼性を低下させることがある。このため、前記選択酸化
法を改良するための研究が進行しており、その代表的な
方法にはＳＷＡＭＩ(Side WAll Masked Isolation)、Ｓ
ＥＰＯＸ(Selective Polysilison Oxidation)等があ
る。又、他の方法として基板に溝を形成し絶縁物を埋め
込む方法が提案されており、その代表的な方法はＳＴＩ
(Shallow Trench Isolation)である。ＳＴＩ方式は、基
板にトレンチを形成し絶縁物質を埋め込むことにより素
子隔離層を形成するものであり、初期にはプラズマ酸化
膜又はＡＰＣＶＤ(Atmospheric Pressure Chemical Vap
our Deposition)によるＵＳＧ(Undoped Silicate Glas
s)膜を用いてトレンチを埋め込んでいた。しかしなが
ら、素子のパターン寸法を更に減少させながら、ＨＤＰ
ＣＶＤ(High Density Plasma ChemicalVapour Depositi
on)酸化膜を用いてトレンチを埋め込む方法が提案され
ている。
【０００３】以下、添付図面に基づき従来の半導体素子
の素子隔離層について説明する。図１（ａ）及び図１
（ｂ）は従来の素子隔離層の形成方法を示す断面図であ
り、図２（ａ）及び図２（ｂ）は従来の他の素子隔離層
の形成方法を示す断面図である。
【０００４】図１（ａ）及び図１（ｂ）はＨＤＰＣＶＤ
酸化膜を用いてトレンチを埋め込む方法を示し、この工
程の手順は次の通りである。まず、図１（ａ）に示すよ
うに、半導体基板１の初期酸化膜上に窒化膜層３を形成
し選択的に食刻する。そして、前記パターニングされた
窒化膜層３をマスクにして熱酸化処理を施して熱酸化膜
層２を形成する。次いで、前記熱酸化膜層２を素子隔離
層として使用しない部分（相対的に幅の狭い素子隔離層
が形成される部分）の窒化膜層３を選択的に食刻すると
ともに、半導体基板１を一定の深さに食刻してトレンチ
を形成する。そして、前記熱酸化膜層２及びトレンチを
含む全面にプラズマ酸化膜層４を形成する。次いで、前
記プラズマ酸化膜層４上にＡＰＣＶＤ処理によるＵＳＧ
層５を形成する。このとき、前記トレンチ領域はＵＳＧ
層５により完全に埋め込まれる。
【０００５】そして、図１（ｂ）に示すように、前記Ａ
ＰＣＶＤ処理によるＵＳＧ層５及びプラズマ酸化膜層４
がトレンチ領域のみに残るように両層４，５をエッチバ
ックして素子隔離層７を形成する。このように、プラズ
マ酸化膜層４及びＡＰＣＶＤ処理によるＵＳＧ層５を用
いた素子隔離層形成方法は、半導体素子のデザインルー
ルによるパターン寸法が減少することで量産に適用し難
くなる。このため、ＨＤＰＣＶＤ処理による酸化膜を用
いた素子隔離層形成方法が用いられている。
【０００６】ＨＤＰＣＶＤ処理による酸化膜を用いた素
子隔離層形成方法は、まず、図２（ａ）に示すように、
半導体基板１上に熱酸化膜層２を形成し、前記熱酸化膜
層２上に窒化膜層３を形成する。前記窒化膜層３を選択
的に食刻して素子隔離領域を除いた部分のみに残す。そ
して、前記パターニングされた窒化膜層３をマスクにし
て、露出された熱酸化膜層２及び半導体基板１を一定の
深さに食刻してトレンチを形成する。次いで、前記トレ
ンチの表面に熱酸化膜２を再び形成し、トレンチを含む
全面にＨＤＰＣＶＤ酸化膜層６を形成する。
【０００７】そして、図２（ｂ）に示すように、トレン
チ部分のみに残るように前記ＨＤＰＣＶＤ酸化膜層６を
エッチバックして素子隔離層８を形成する。
【０００８】
【発明が解決しようとする課題】かかる従来の素子隔離
層形成方法においては以下のような問題があった。ま
ず、ＡＰＣＶＤ酸化膜を用いてトレンチを埋め込む場合
には、ＡＰＣＶＤ酸化膜の物質的特性に起因して素子隔
離層の幅が狭い部分では隙間欠陥(void)が発生するおそ
れがあった。この隙間欠陥により、素子分離特性が低下
し、素子隔離層の幅が広い部分では中央がわん状に凹む
わん状変形(dishing)現象が顕著となってその欠陥を補
完するための追加の工程が必要となる。
【０００９】又、上記の問題点を解決するために使用さ
れるＨＤＰＣＶＤ酸化膜を用いてトレンチを埋め込む場
合には、スパッタ食刻によるプラズマ損傷に起因して漏
れ電流が発生して素子の分離特性を低下させるという問
題がある。
【００１０】本発明は上記の従来の素子隔離層形成方法
の問題点を解決するためになされたものであり、その目
的は、ＳＴＩ処理においてＡＰＣＶＤ酸化膜層及びＨＤ
ＰＣＶＤ酸化膜層を積層して形成することによりトレン
チを埋め込む方法であって素子の隔離特性を向上させる
半導体素子の素子隔離層形成方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】半導体素子の素子隔離特
性を向上させるための請求項１に記載の発明は、活性領
域とその領域を隔離する素子隔離領域とを含む半導体基
板の表面に熱酸化膜層を形成し、前記熱酸化膜層上に窒
化膜層を形成する工程と、前記窒化膜層を選択的に食刻
して素子隔離領域を除いた部分のみに残るようにパター
ニングし、同窒化膜層をマスクにして熱酸化膜層及び半
導体基板を選択的に食刻して一定の深さのトレンチを形
成する工程と、前記トレンチの表面に熱酸化膜層を再び
形成し、前記熱酸化膜層及びパターニングされた窒化膜
層を含む全面にＡＰＣＶＤ酸化膜層を形成する工程と、
前記ＡＰＣＶＤ酸化膜層の全面にＨＤＰＣＶＤ酸化膜層
を形成し熱処理する工程と、トレンチ部分のみに残るよ
うに前記ＨＤＰＣＶＤ酸化膜をＣＭＰ処理で研磨する工
程とを備えることを特徴とする。
【００１２】請求項２に記載の発明は、トレンチを、Ｒ
ＩＥ(Reactive Ion Etching)処理でトレンチの壁面が８
０〜８８゜の傾斜を有するように形成することを特徴と
する。
【００１３】請求項３に記載の発明は、半導体基板を選
択的に食刻してトレンチを形成する工程と、前記トレン
チ上にＡＰＣＶＤ酸化膜を形成する工程と、前記ＡＰＣ
ＶＤ酸化膜上にＨＤＰＣＶＤ酸化膜を形成して前記トレ
ンチを埋め込む工程とを備えることを特徴とする。
【００１４】請求項４に記載の発明は、ＨＤＰＣＶＤ酸
化膜層を不純物のドープされない酸化膜で５０００〜８
０００Åの厚さに形成するために、Ｎ2ガス雰囲気中に
おいて９００〜１０００℃で熱処理を施すことを特徴と
する。
【００１５】請求項５に記載の発明は、半導体基板を選
択的に食刻してトレンチを形成する工程と、前記トレン
チ上にＡＰＣＶＤ酸化膜を形成する工程と、前記ＡＰＣ
ＶＤ酸化膜上にＨＤＰＣＶＤ酸化膜を形成して前記トレ
ンチを埋め込む工程とを備えることを特徴とする。
【００１６】請求項６に記載の発明は、ＨＤＰＣＶＤ酸
化膜層を不純物のドープされない酸化膜で５０００〜８
０００Åの厚さに形成するために、Ｎ2ガス雰囲気中に
おいて９００〜１０００℃で熱処理を施すことを特徴と
する。
【００１７】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体素子の素子隔離層形成方法を詳細に説明する。
【００１８】図３（ａ）〜図３（ｄ）は本発明の一実施
形態の素子隔離層の形成方法を示す断面図である。本発
明の半導体素子の素子隔離層形成方法は、まず、図３
（ａ）に示すように、実際にセルが形成される活性領域
と、その領域を隔離する素子隔離領域とを含む半導体基
板３０の表面に熱酸化膜層３１を形成し、前記熱酸化膜
層３１上にＬＰＣＶＤ(Low Pressure CVD)処理で窒化膜
層３２を形成する。
【００１９】そして、図３（ｂ）に示すように、前記窒
化膜層３２を選択的に食刻して素子隔離領域を除いた部
分のみに残るようにパターニングする。次いで、前記パ
ターニングされた窒化膜層３２をマスクにして熱酸化膜
層３１及び半導体基板３０を選択的に食刻することによ
り一定の深さのトレンチを形成する。このとき、前記ト
レンチ形成方法は、ＲＩＥ(Reactive Ion Etching)処理
であり、トレンチの壁面が８０〜８８゜の傾斜を有する
ように食刻する。次いで、前記トレンチの表面に、熱酸
化処理で５０〜１００Åの厚さの熱酸化膜層３１を再び
形成する。そして、前記再び形成された熱酸化膜層３１
及びパターニングされた窒化膜層３２を含む全面にＡＰ
ＣＶＤ酸化膜層３３（又はＬＰＣＶＤ酸化膜層）を形成
する。ここで、前記ＡＰＣＶＤ酸化膜層３３（又はＬＰ
ＣＶＤ酸化膜層）は不純物のドープされない酸化膜であ
り、２００〜５００Åの厚さに形成される。
【００２０】次いで、図３（ｃ）に示すように、前記Ａ
ＰＣＶＤ酸化膜層３３の全面にＨＤＰＣＶＤ酸化膜層３
４を５０００〜８０００Å程度の厚さに形成する。そし
て、Ｎ2（窒素）ガス雰囲気で９００〜１０００℃の熱
処理を施す。ここで、ＨＤＰＣＶＤ酸化膜層３４には不
純物のドープされない酸化膜を使用し、ＨＤＰソースは
ＩＣＰ(Inductively Coupled Plasma)又はヘリコンプラ
ズマ(Helicon Plasma)又はＥＣＲ(Electron Cyclotron
Resonance)等を含む。このようなＨＤＰＣＶＤ酸化膜層
３４の形成工程における蒸着比／スパッタ比は２．９〜
３．９とする。
【００２１】そして、図３（ｄ）に示すように、前記Ｈ
ＤＰＣＶＤ酸化膜層３４をＣＭＰ(Chemical Mechanical
Polishing)処理で研磨して、トレンチ部分のみに埋め
込まれる素子隔離層３５を形成する。
【００２２】このような本発明の半導体素子の素子隔離
層形成方法は、素子隔離特性を向上させるべくバッファ
層としてＡＰＣＶＤ酸化膜層（又はＬＰＣＶＤ酸化膜
層）を使用し、幅が広い素子領域でも埋込特性に優れた
ＨＤＰＣＶＤ酸化膜層３４を使用して素子隔離層３５を
形成したものである。
【００２３】
【発明の効果】上述したように、本発明の半導体素子の
素子隔離層形成方法は以下の効果を奏する。
【００２４】請求項１、３、５は、ＳＴＩ構造の素子隔
離層の形成時にＡＰＣＶＤ（又はＬＰＣＶＤ）酸化膜層
をバッファ層として使用するため、漏れ電流の発生を減
少させて素子隔離特性を向上させることができる。
【００２５】請求項２は、トレンチの壁面を８０〜８８
゜の角を有するよう形成するため、後続の工程での埋込
特性を向上させることができる。請求項４、６は、幅が
広い領域でも埋込特性に優れたＨＤＰＣＶＤ酸化膜を用
いてトレンチを埋め込むため、わん状変形現象等の欠陥
発生を減少させて素子隔離特性を向上させることができ
る。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は従来の素子隔離層の形成方法
を示す断面図。
【図２】（ａ），（ｂ）は従来の他の素子隔離層の形成
方法を示す断面図。
【図３】（ａ）〜（ｄ）は本発明の素子隔離層の形成方
法を示す断面図。
【符号の説明】
３０ 半導体基板 ３１ 熱酸化膜層 ３２ 窒化膜層 ３３ ＡＰＣＶＤ酸化膜層 ３４ ＨＤＰＣＶＤ酸化膜層 ３５ 素子隔離層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 活性領域とその領域を隔離する素子隔
    離領域とを含む半導体基板の表面に熱酸化膜層を形成
    し、前記熱酸化膜層上に窒化膜層を形成する工程と、 前記窒化膜層を選択的に食刻して素子隔離領域を除いた
    部分のみに残るようにパターニングし、同窒化膜層をマ
    スクにして熱酸化膜層及び半導体基板を選択的に食刻し
    て一定の深さのトレンチを形成する工程と、 前記トレンチの表面に熱酸化膜層を再び形成し、前記熱
    酸化膜層及びパターニングされた窒化膜層を含む全面に
    ＡＰＣＶＤ酸化膜層を形成する工程と、 前記ＡＰＣＶＤ酸化膜層の全面にＨＤＰＣＶＤ酸化膜層
    を形成し熱処理する工程と、 トレンチ部分のみに残るように前記ＨＤＰＣＶＤ酸化膜
    をＣＭＰ処理で研磨する工程と、を備えることを特徴と
    する半導体素子の素子隔離層形成方法。
  2. 【請求項２】 トレンチを、ＲＩＥ(Reactive Ion Et
    ching)処理でトレンチの壁面が８０〜８８゜の傾斜を有
    するように形成することを特徴とする請求項１記載の半
    導体素子の素子隔離層形成方法。
  3. 【請求項３】 半導体基板を選択的に食刻してトレン
    チを形成する工程と、 前記トレンチ上にＡＰＣＶＤ酸化膜を形成する工程と、 前記ＡＰＣＶＤ酸化膜上にＨＤＰＣＶＤ酸化膜を形成し
    て前記トレンチを埋め込む工程と、を備えることを特徴
    とする半導体素子の素子隔離層形成方法。
  4. 【請求項４】 ＨＤＰＣＶＤ酸化膜層を不純物のドー
    プされない酸化膜で５０００〜８０００Åの厚さに形成
    するために、Ｎ2ガス雰囲気中において９００〜１００
    ０℃で熱処理を施すことを特徴とする請求項３記載の半
    導体素子の素子隔離層形成方法。
  5. 【請求項５】 半導体基板を選択的に食刻してトレン
    チを形成する工程と、 前記トレンチ上にＡＰＣＶＤ酸化膜を形成する工程と、 前記ＡＰＣＶＤ酸化膜上にＨＤＰＣＶＤ酸化膜を形成し
    て前記トレンチを埋め込む工程と、を備えることを特徴
    とする半導体素子の素子隔離層形成方法。
  6. 【請求項６】 ＨＤＰＣＶＤ酸化膜層を不純物のドー
    プされない酸化膜で５０００〜８０００Åの厚さに形成
    するために、Ｎ2ガス雰囲気中において９００〜１００
    ０℃で熱処理を施すことを特徴とする請求項５記載の半
    導体素子の素子隔離層形成方法。
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