CN100424850C - 浅沟槽隔离结构的制造方法以及半导体结构 - Google Patents

浅沟槽隔离结构的制造方法以及半导体结构 Download PDF

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CN100424850C CNB2006100791003A CN200610079100A CN100424850C CN 100424850 C CN100424850 C CN 100424850C CN B2006100791003 A CNB2006100791003 A CN B2006100791003A CN 200610079100 A CN200610079100 A CN 200610079100A CN 100424850 C CN100424850 C CN 100424850C
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Abstract

一种浅沟槽隔离结构的制造方法，包括在硅衬底上蚀刻出多个沟槽，而沟槽具有一个壁部、一底板部和连接壁部和底板部的一角落部。此浅沟槽隔离结构的制造方法还包括在沟槽内均厚地沉积一介电层。此介电层覆盖至少部分的壁部、底板部和角落部。此浅沟槽隔离结构的制造方法还包括将介电层氧化。沉积在角落部之上的介电层的部分乃是以第一氧化速率氧化，且沉积在壁部之上的介电层的部分乃是以第二氧化速率氧化。第一氧化速率小于第二氧化速率。此浅沟槽隔离结构的制造方法还包括将一电性绝缘材料沉积到沟槽内的介电层之上。

Description

浅沟槽隔离结构的制造方法以及半导体结构
技术领域
本发明乃是关于一种集成电路制造技术，特别是关于一种形成集成电路元件中所采用的改进浅沟槽隔离结构。
背景技术
在集成电路制造领域中，在追求更小的集成电路尺寸的潮流下，已能够在一般衬底上封装出更高密度、更小的电子元件。在集成电路的应用领域中，常使用的电子元件包括有主动元件(active device)如电晶体等，以及被动元件(passive device)如电阻和电容器等。一般来说，高密度封装的电子元件的可靠性乃是部分地取决于是否能够为集成电路中的相接元件提供足够的电性隔离。
习知的一种为相接的元件提供电性隔离的方法是形成硅局部氧化(local oxidization of silicon，LOCOS)结构。典型的LOCOS结构的形成方法是将不可氧化的罩幕(mask)如氮化硅(Si3N4)沉积在空白硅晶圆(blanksilicon wafer)上。用微影法将罩幕形成图案，然后在被暴露的硅表面部分(利用蚀刻技术)上形成二氧化硅(SiO2)膜。该氧化膜的作用是将形成于衬底的一部份上的元件电性隔离，其中衬底上的此部份残留有未氧化的罩幕。
另一种习知的将相接元件电性隔离的方法是在衬底上的元件之间形成浅沟槽隔离(shallow trench isolation，STI)结构。典型的STI结构形成方法是在将要形成电子元件的区域之间的衬底上蚀刻出浅沟槽，然后将这些浅沟槽注满绝缘材料，如二氧化硅或其他介电材料。当浅沟槽被注满后，采用化学机械研磨(chemical mechanical polish，CMP)技术而平坦化晶圆表面，而使绝缘材料保留在浅沟槽中，其中浅沟槽的顶面与暴露的衬底的顶面切齐。被“埋入”的绝缘材料为形成于暴露衬底之内或之上的相接元件之间提供电性隔离。一般用于注满STI浅沟槽的材料是氧化物，其可采用高密度等离子的化学气相沉积(high density plasma chemical vapordeposition，HDP-CVD)技术而沉积一层该氧化物薄膜。
尽管LOCOS结构在某些应用中能够提供有效的电性隔离，但是LOCOS技术仍存在严重的局限。例如，LOCOS结构在衬底表面上耗费大量的硅的主动面积，而减少了可用于形成电子元件的面积。此外，由于LOCOS结构具有不平的表面轮廓(topology)，对其制程的产出量(process yield)和后续的衬底处理制程的复杂度都会产生不利影响。还有，在习知的LOCOS方法中，氮化硅罩幕下面的硅容易发生横向氧化(lateral oxidation)，而在已经形成的氧化层边缘形成“鸟嘴(brid’s beak)”结构。
同样地，习知的STI技术也存在一些缺陷。例如，随着STI沟槽宽度的减少，填注沟槽的绝缘材料的宽度也相对地减少。如果填入沟槽的绝缘材料造成过高的埋置应力(embedded stress)而使硅晶格产生差排(dislocation)，便会有额外的漏电流产生也使得此绝缘材料能够提供有效电性隔离的能力随的降低。特别是，使用各种习知技术所形成的宽度小于大约
Figure C20061007910000061
的STI沟槽，其提供的相接元件之间电性隔离的能力将严重下降。差排通常是在STI沟槽结构的形成过程中，由施加在衬底和/或绝缘材料上的机械或热应力所造成的。
如上所述，由于填充沟槽的绝缘材料的埋置应力产生差排导致STI沟槽所提供的充分电性隔离的能力受到损害。此差排通常是由于STI沟槽结构所导致的机械和热应力造成的。图1是习知STI结构的剖面示意图，从图中可以看出机械和热应力所造成的影响。图1中所示的结构包括硅衬底100，其具有形成于其上的二氧化硅层102和氮化硅层104。蚀刻出一沟槽108并穿透氧化物和氮化物层而进入衬底100。利用习知的氧化技术，例如干的或湿的热氧化法以在沟槽108表面上形成侧壁氧化层106。当其后沟槽108填注满绝缘材料时(例如使用高密度等离子-化学气相沉积法(HDP-CVD)技术)，此时侧壁氧化层106将有助于减少绝缘层内的应力。
图1所示的习知STI沟槽结构的实施例具有许多缺点。例如，氧化物侵蚀(oxide encroachment)结构107，通常也被称为“鸟嘴(bird’s beak)”结构，其形成于当H2O与O2扩散到硅衬底100和二氧化硅层102之间的介面时。侵蚀结构107是使元件活性面积(active area)缩小而致特性损失的原因之一。此外，STI沟槽底部的尖锐角落110也将导致填注沟槽108的绝缘材料内产生很高的埋置应力，这是差排所产生的原因之一。在某些制程条件中，沟槽的角落110处的蚀刻略深于沟槽108的中心，使得角落110更为尖锐，尤其是在形成侧壁氧化层106之后。如此，将更进一步地增加了埋置应力。如上所述，这些埋置应力所造成的差排将导致漏电电流，进而降低了邻近的被沟槽108所分隔的主动元件的可靠性。
降低STI沟槽填充绝缘材料的埋置应力的方法之一是继续再沉积一层具有张应力(tensile stress)和压应力(compressive stress)的另一层绝缘材料。理论上这另一层绝缘材料会平衡整个绝缘体中的整体结构应力。然而，在实际制程中，若要采用此一技术而将结构应力降低到能够使整个绝缘体中的埋置应力有效地减少是非常困难或者是不可能的。此外，由于沉积了多层绝缘材料，对后续的用于提供集成电路的平坦表面的化学机械研磨(CMP)技术处理的精确控制将变得十分困难。
降低STI沟槽填充绝缘材料内埋置应力的另一方法是在填充沟槽後进行高温退火(anneal)。退火的目的是减少机械应力并由此降低沉积在沟槽内的绝缘材料的差排密度。然而，在隔离沟槽的表面上具有侧壁氧化层106的结构中，此退火步骤将会产生不利地该侧壁氧化层106的热应力，这种热应力又是产省绝缘材料差排的另一原因。
发明内容
由于上述原因，本发明提供了一种用以电性隔离在普通半导体衬底上的高密度封装元件的技术方法。在某些实施例中，STI结构提供一种已修正的圆形轮廓，可降低在沟槽角落处由于应力所引起的绝缘材料的差排密度。绝缘材料的差排密度的降低可为STI结构提供了已修正的电性隔离特性。
根据本发明一实施例所述的浅沟槽隔离结构的制造方法：包括下列数个步骤。首先，在硅衬底上蚀刻出多个沟槽，其中这些沟槽具有一壁部、一底板部和一角落部，而角落部连接壁部和底板部。此浅沟槽隔离结构的制造方法还包括均厚地将介电层沉积于沟槽内。此介电层覆盖至少部分的壁部、至少部分的底板部和至少部分的角落部。此浅沟槽隔离结构的制造方法还包括将此介电层氧化。介电层的一部分沉积于角落部之上并以第一氧化速率氧化，且介电层的一部分沉积于壁部之上并以第二氧化速率氧化，其中第一氧化速率小于第二氧化速率。此浅沟槽隔离结构的制造方法还包括将一种电介绝缘材料沉积在沟槽内的介电层之上。
根据本发明另一实施例所述的另一种浅沟槽隔离结构的制造方法，包括下列数个步骤：首先，在衬底上蚀刻出沟槽。此浅沟槽隔离结构的制造方法还包括在沟槽内形成一介电层。此介电层包括一沟槽壁部、一沟槽底板部和一沟槽角落部，其中沟槽角落部于一尖角而连接于沟槽壁部和沟槽底板部。此浅沟槽隔离结构的制造方法还包括将介电层氧化，其中沟槽壁部以高于沟槽角落部的速度氧化，从而将沟槽角落部由尖角改变为圆角。
根据本发明的又一实施例所述的一种半导体结构，包括一硅衬底，其上具有已蚀刻的沟槽。此沟槽具有一上壁部、一底板部和一角落部，其中角落部连接上壁部和底板部。此半导体结构还包括一氧化层，形成于上壁部、底板部和角落部上，而此氧化层具有邻接于沟槽的上壁部的第一厚度和在沟槽的角落部之上的第二厚底，其中第二厚度小于第一厚度。此半导体结构还包括一电性绝缘材料，位于沟槽之内并在氧化层之上。此氧化层位于电性绝缘材料和硅衬底之间。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
本发明的已修正的STI技术和结构如附图所示，这些附图仅起说明作用。附图由以下各图组成，图中相同的附图标记代表相同的部件。
图1是习知的STI结构的剖面示意图。
图2绘示为本发明较佳实施例的氮化层均厚地沉积于在STI沟槽上的剖面示意图。
图3绘示为执行现场蒸汽产生氧化制程之后的图2所示的STI沟槽的下角落部的局部放大图。
图4是利用一实施例所形成的STI结构的一部分的剖面照片。
图5是利用一实施例所形成的STI结构的剖面照片。
图6绘示为本发明较佳实施例的形成具有降低差排密度的绝缘材料的STI沟槽的方法的流程图。
100：衬底               102：二氧化硅层
104：氮化硅层           106：侧壁氧化层
107：氧化物侵蚀结构     108：沟槽
110：角落               200：衬底
202：氧化层             204：氮化硅层
206、306：侧壁氧化层    208、308：沟槽
212：氮化硅层           t1、t2：厚度
400、402、404、406、408：操作方块
具体实施方式
根据上述，本发明提出了一种降低STI沟槽结构中沉积的绝缘材料的缺陷密度的方法。如图2所示的实施例，蚀刻出STI沟槽208，其穿过氮化硅层204、氧化层202而进入衬底200。在一实施例中，衬底200是具有<100>结晶方向(crystallographic orientation)的硅衬底。然而，在另一实施例中，衬底包括其他类型的半导体衬底，如绝缘体上的硅(silicon-on-insulator，SOI)衬底。在一实施例中，氧化层202包括藉由热生长技术所形成的二氧化硅层，其具有大约
Figure C20061007910000081
到大约
Figure C20061007910000082
的厚度。在一实施例中，氮化硅层204具有大约
Figure C20061007910000083
到大约
Figure C20061007910000084
的厚度。在另一实施例中，氮化硅层可被其他适宜的材料所取代。
STI沟槽208的深度乃是部分地取决于被该沟槽所隔离的元件类型。例如，在快闪记忆体(flash memory)的应用设备中，沟槽通常介于大约到大约
Figure C20061007910000086
之间。为了分隔逻辑装置(例如为金属氧化半导体(MOS)的电晶体)，其沟槽通常介于大约
Figure C20061007910000087
到大约
Figure C20061007910000088
之间。在一实施例中，可藉由非等向性蚀刻(anisotropic etching)法而形成沟槽，例如为一反应性离子蚀刻(reactive ion etching)法，至于其他蚀刻法则用于其他实施例。
然后，在蚀刻沟槽208上均厚地(conformally)沉积一层薄的、均厚的氮化硅层212。在一实施例中，均厚的氮化硅层212具有大约
Figure C20061007910000091
到大约
Figure C20061007910000092
之间的厚度，在另一实施例中，均厚的氮化硅层212具有大约
Figure C20061007910000093
到大约
Figure C20061007910000094
之间的厚度，在又一实施例中，均厚的氮化硅层212具有大约
Figure C20061007910000095
到大约
Figure C20061007910000096
之间的厚度，在一实施例中，均厚的氮化硅层212具有大约
Figure C20061007910000097
到大约之间的厚度。在一实施例中，氮化硅层212具有大约均一厚度，顺着沟槽208的形状盖于沟槽208的直立、水平部及角落部。
在这些实施例中，然后，藉由现场蒸汽产生(insitu steam generation，ISSG)氧化技术而选择性地将氮化硅层212氧化，其中能够进行ISSG氧化制程的处理工具(processing tool)例如使用应用材料公司(在SantaClara，CA)于市场上所推出的
Figure C20061007910000099
5000系统。在ISSG技术中，沟槽208底部角落上的氮化硅与沟槽208中其他部分(直立和水平部分)的氮化硅相比，具有相对较低的氧化速率。因此，在氧化沟槽208的底部角落的氮化硅所使用的时间中，不仅沟槽208的其他部分的氮化硅也会被氧化，而且位于其下的硅衬底200也会部分地氧化。由于ISSG氧化技术以不同的速率而将沟槽208中不同的表面氧化，因此在沟槽208中可产生不同厚度的侧壁氧化层，如图3所示。特别是，图3绘示为藉由ISSG氧化技术所产生的均厚氮化硅层212在沟槽208的直立和水平部具有相对较大的厚度t1，而在沟槽208的角落部具有相对较小的厚度t2。
表A中显示了在STI沟槽中的不同部分的氮化硅沉积和氧化(采用ISSG法)的相对速率。
表A
  STI沟槽的局部轮廓(local topology)   SiN沉积速率(flat＝1.00)   ISSG氧化速率(flat＝1.00)
  平坦(沟槽侧部和底部)   1.00   1.00
  外弧线(沟槽顶部角落)   1.00   0.98
  内弧线(沟槽底部角落)   1.00   0.25
如表A所示，尽管均厚氮化硅层212在整个衬底上以均一速率沉积，但是ISSG技术使该均厚氮化硅层212能够根据局部轮廓而以不同的速率氧化。特别是在提供表A数据的一实施例中，位于STI沟槽底部角落的氮化硅的氧化速率要比STI沟槽结构其他部分的氮化硅的氧化速率要慢四倍。表A中的数据是藉由穿透式电子显微技术(TEM)而得。
在一个实施例中，ISSG的氧化技术使用大约1％到大约50％之间的氢气百分比(％H2)，在一实施例中，ISSG氧化技术使用大约5％到大约33％之间的氢气百分比(％H2)，在一个实施例中，ISSG氧化技术使用大约10％到大约25％之间的氢气百分比(％H2)。氢气百分比％H2乃是由以下的公式所定义：
％H2＝(H2流速)×(H2流速+O2流速)-1
藉由在STI沟槽内形成可变厚度的氮化硅层，使得在STI沟槽中提供了一已修正的侧壁氧化层206。如图3所示，与图1所示的习知STI沟槽的尖锐角落相比，已修正的侧壁氧化层206具有一圆角落。当绝缘材料沉积于已修正的侧壁氧化层206之后，其结果由于圆角落的缘故以降低绝缘材料内的机械应力，以降低绝缘材料内的差排密度。
图4是利用在此所揭露的某些实施例所形成的STI沟槽308的部分的照片。照片显示已修正的侧壁氧化层306具有在沟槽壁平坦部的第一厚度t1和沟槽角落部的第二厚度t2，其中第一厚度t1＞第二厚度t2。类似结构亦显示于图5中。图4和图5所示的相片分别是使用穿透式电子显微镜及扫描电子显微镜(SEM)所得到的。
本发明所揭露的技术的一个实施例绘示于如图6的流程图。在这些实施例中，在一操作方块400内，沟槽被蚀刻而穿过氮化物和氧化物层并进入其下的衬底。然后在操作方块404中，采用ISSG技术而将均厚沉积的氮化硅层氧化。在一实施例中，对ISSG技术进行微调，而使氮化硅根据局部轮廓而以非对称的氧化速率氧化，如此，STI沟槽底部角落的氮化硅将比其他部分的氮化硅氧化得慢。这样将导致STI沟槽的角落周围产生较薄的氧化。在这些实施例中，这种非对称的氧化导致在STI沟槽中所形成的已修正的侧壁氧化层具有圆滑的底部角落。然后，在操作方块406中，沉积绝缘材料于沟槽内。接着，在操作方块408中，可选择性地进行化学机械研磨(CMP)技术处理，以便提供平坦的上表面。
相较于各个习知的STI沟槽的形成技术，本发明所揭露的许多实施例具有许多优点，其能够形成更窄的沟槽，而不会牺牲能够提供有效电性隔离的能力。特别是某些实施例中，能够形成具有降低了缺陷密度的STI结构。这些实施例包括圆形侧壁氧化层，其可降低用于填充沟槽的绝缘材料内的结构应力。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (29)

1. 一种浅沟槽隔离结构的制造方法，包括：
在一硅衬底上蚀刻出多数个沟槽，其中该些沟槽具有一壁部、一底板部和一角落部，而该角落部连接于该壁部和该底板部；
均厚地沉积一介电层于该些沟槽内，其中该介电层覆盖至少部分的该壁部、至少部分的该底板部和至少部分的该角落部；
氧化该介电层，其中该介电层的一部份沉积于该角落部之上并以一第一氧化速率氧化，且该介电层的一部分沉积于该壁部之上并以一第二氧化速率氧化，其中该第一氧化速率小于该第二氧化速率；以及
沉积一电性绝缘材料在该些沟槽内的该介电层之上。
2. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中氧化该介电层的步骤包括：藉由一现场蒸汽产生氧化制程，其利用1％到50％之间的氢气百分比。
3. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中氧化该介电层的步骤包括：执行一现场蒸汽产生氧化制程。
4. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该第一氧化速率是介于该第二氧化速率的20％到30％之间。
5. 根据权利要求1所述的浅沟槽隔离结构的制造方法，还包括氧化该硅衬底的一部分，其中该硅衬底的该部分是邻接于该沟槽的该壁部。
6. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该电性绝缘材料是二氧化硅。
7. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该电性绝缘材料是藉由一高密度等离子的化学气相沉积制程而沉积的。
8. 根据权利要求1所述的浅沟槽隔离结构的制造方法，在沉积该电性绝缘材料于该些沟槽内的步骤之后，还包括进行一化学机械研磨制程。
9. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该硅衬底具有<100>结晶方向。
10. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中蚀刻该些沟槽的步骤包括蚀刻并穿越形成于该硅衬底上的一介电层。
11. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该沟槽具有介于
Figure C2006100791000002C1
到
Figure C2006100791000002C2
之间的厚度。
12. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该介电层是氮化硅。
13. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该介电层具有介于
Figure C2006100791000002C3
到
Figure C2006100791000002C4
之间的厚度。
14. 根据权利要求1所述的浅沟槽隔离结构的制造方法，其中该介电层具有介于
Figure C2006100791000003C1
到
Figure C2006100791000003C2
之间的厚度。
15. 一种浅沟槽隔离结构的制造方法，包括：
在一衬底上蚀刻出一沟槽；
在该沟槽内形成一介电层，而该介电层包括一沟槽壁部、一沟槽底板部和一沟槽角落部，其中该沟槽角落部为一尖角而连接于该沟槽壁部与该沟槽底板部；以及
氧化该介电层，其中该沟槽壁部的氧化速率大于该沟槽角落部的氧化速率，从而将该沟槽角落部由该尖角改变为一圆角。
16. 根据权利要求15所述的浅沟槽隔离结构的制造方法，其中蚀刻出该沟槽的步骤包括蚀刻并穿过形成于该衬底之上的一介电层。
17. 根据权利要求15所述的浅沟槽隔离结构的制造方法，其中该介电层是一氮化硅层。
18. 根据权利要求15所述的浅沟槽隔离结构的制造方法，其中该介电层具有介于
Figure C2006100791000003C3
到
Figure C2006100791000003C4
之间的厚度。
19. 根据权利要求15所述的浅沟槽隔离结构的制造方法，其中该介电层具有介于
Figure C2006100791000003C5
到
Figure C2006100791000003C6
之间的厚度。
20. 根据权利要求15所述的浅沟槽隔离结构的制造方法，其中该沟槽角落部的氧化速率是介于该沟槽壁部的氧化速率的20％到30％之间。
21. 根据权利要求15所述的浅沟槽隔离结构的制造方法，其中氧化该介电层的步骤包括藉由一现场蒸汽产生氧化制程，其利用介于5％到33％之间的氢气百分比。
22. 根据权利要求15所述的浅沟槽隔离结构的制造方法，还包括沉积一电性绝缘材料到该沟槽内并在已氧化的该介电层之上。
23. 根据权利要求15所述的浅沟槽隔离结构的制造方法，还包括：
沉积一电性绝缘材料到该沟槽内并在已氧化的该介电层之上；以及
进行一化学机械研磨制程。
24. 一种半导体结构，其包括：
一硅衬底，具有已蚀刻的一沟槽在该硅衬底内，而该沟槽具有一上壁部、一底板部和一角落部，其中该角落部连接该上壁部与该底板部；
一氧化层，形成于该沟槽的该上壁部、该底板部和该角落部上，而该氧化层具有邻接于该沟槽的该上壁部的一第一厚度，以及在该沟槽的该角落部之上的一第二厚度，其中该第二厚度小于该第一厚度；以及
一电性绝缘材料，位于该沟槽内与该氧化层之上，使得该氧化层位于该电性绝缘材料和该硅衬底之间。
25. 根据权利要求24所述的半导体结构，还包括形成于该硅衬底之上的一介电层，使得该沟槽可蚀刻并穿过该介电层。
26. 根据权利要求24所述的半导体结构，还包括形成于该硅衬底之上的一介电层，使得该沟槽可蚀刻并穿越该介电层，其中该介电层的材质包括氮化硅。
27. 根据权利要求24所述的半导体结构，其中该沟槽具有介于
Figure C2006100791000004C1
到
Figure C2006100791000004C2
之间的深度。
28. 根据权利要求24所述的半导体结构，其中该氧化层具有介于
Figure C2006100791000004C3
到
Figure C2006100791000004C4
之间的厚度。
29. 根据权利要求24所述的半导体结构，其中该电性绝缘材料是二氧化硅。
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