TWI470733B - 溝渠絕緣製程 - Google Patents

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Description

溝渠絕緣製程
本發明係有關於半導體製程技術領域，特別是有關於一種溝渠絕緣製程，利用側壁子製程及/或熱氧化技術來達到無縫的溝渠充填。
在積體電路的應用中，不同功能元件常建構於單一晶片上，為了確保每個獨立的元件可以不被周圍其他元件所干擾，因此元件間電性上的隔絕特別重要。
區域矽氧化(local oxidation of silicon,LOCOS)是早期常見的隔絕方法，具有製程簡單以及低成本之優點，但伴隨著製程能力的進步以及元件的微縮(scaling)，因LOCOS製程造成之鳥嘴(bird’s beak)以及場氧化層變薄(field oxide thinning)等問題變得嚴重，因此，後續發展出溝渠絕緣(shallow trench isolation,STI)製程來解決LOCOS上之問題。
STI製程是利用挖出溝渠後填入絕緣材料來隔絕主動區域，雖可克服LOCOS的缺點，但也會有研磨淺碟(dishing)以及次啟始電壓突增(sub-threshold kink effect)等問題要克服，且隨著元件微縮，要達到無縫(void free)的溝渠填入技術變得更加困難。
因此，本發明之目的即提供一種改良的溝渠絕緣製程，配合側壁 子製程及/或熱氧化製程來達到溝渠填入，而無須增加製程複雜度。
根據本發明一實施例，提供一種溝渠絕緣製程，包含有：提供一基底，其上設有一墊層以及一硬遮罩層；於該硬遮罩層形成至少一開口；經由該開口蝕刻該基底，形成一第一溝渠；於該第一溝渠的側壁上形成一側壁子；經該第一溝渠蝕刻該基底，於該第一溝渠下方形成一第二溝渠；進行一熱氧化製程，利用該側壁子作為一保護層，氧化該第二溝渠內的該基底，直到該第二溝渠被一氧化層填滿；移除該側壁子，顯露出該第一溝渠的側壁；於顯露出來的該第一溝渠的側壁上形成一襯墊層；以及進行一化學氣相沈積製程，沈積一介電層，填滿該第一溝渠。
根據本發明另一實施例，提供一種溝渠絕緣製程，包含有：提供一基底，其上設有一墊層以及一硬遮罩層；於該硬遮罩層形成至少一開口；於該開口的側壁上形成一側壁子；經由該開口蝕刻該基底，形成一溝渠；以及進行一熱氧化製程，利用該側壁子作為一保護層，氧化該溝渠內的該基底，直到該溝渠被一氧化層填滿。
根據本發明又另一實施例，提供一種溝渠絕緣製程，包含有：提供一基底，其上設有一墊層以及一硬遮罩層；於該硬遮罩層形成至少一開口；經由該開口蝕刻該基底至一預定深度，形成一凹陷區域；於該開口的側壁上形成一側壁子；經由該開口以及該凹陷區域蝕刻該基底，形成一溝渠；以及進行一熱氧化製程，利用該側壁子作為一保護層，氧化該溝渠內的該基底，直到該溝渠被一氧化層填滿。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳 實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
請參閱第1圖至第4圖，其為依據本發明一實施例所繪示的溝渠絕緣製程示意圖。首先，如第1圖所示，提供一基底10，例如，半導體基底，接著於基底10表面形成一矽氧墊層12以及一硬遮罩層14，例如氮化矽層。硬遮罩層14亦可以是複數層結構，例如，氮化矽層加上矽氧層。然後，利用微影及蝕刻製程，於硬遮罩層14形成開口14a，圖案化厚的硬遮罩層14定義出主動區域AA的位置。再以硬遮罩層14為蝕刻遮罩，經由開口14a蝕刻矽氧墊層12以及基底10直到一第一預定深度，形成一第一溝渠102。
如第2圖所示，接著於第一溝渠102的側壁上形成側壁子16，例如氮化矽側壁子。形成側壁子16方法，例如，先沈積一均厚的氮化矽層，覆蓋住側壁子16，並順應的覆蓋住第一溝渠102的側壁及底部，再以非等向性蝕刻製程回蝕刻該氮化矽層。接下來，再進行乾蝕刻製程，利用側壁子16作為蝕刻遮罩，繼續經由第一溝渠102蝕刻基底10至一第二預定深度，如此在第一溝渠102下方形成一第二溝渠104。第二溝渠104的開口寬度大小，可以藉由側壁子16的厚度來控制。
如第3圖所示，接著進行一熱氧化製程，例如，在溫度介於800-1200℃，以水蒸汽、氧氣，或內含少量氯化氫或氮氣的水蒸汽或氧氣，製程壓力介於600-760托耳(torr)的條件下，利用側壁子16作為保護層，氧化第二溝渠104內的基底10，直到第二溝渠104最 後被氧化層18填滿，而在氧化層18表面上留下楔形凹陷結構18a。
如第4圖所示，接著移除側壁子16，顯露出第一溝渠102的側壁，再進行一氧化製程，於顯露出來的第一溝渠102的側壁上形成一氧化襯墊層20，隨後，進行一化學氣相沈積(CVD)製程，全面的沈積一介電層22，例如，矽氧層，使介電層22填滿第一溝渠102。由於第二溝渠104係以氧化層18填滿，降低了深寬比，故後續以CVD製程填充第一溝渠102時的製程餘裕度較高，進而達到高品質、無縫的溝渠充填。
請參閱第5圖至第7圖，其為依據本發明另一實施例所繪示的溝渠絕緣製程示意圖。首先，如第5圖所示，同樣提供一基底10，例如，半導體基底，接著於基底10表面形成一矽氧墊層12以及一硬遮罩層14，例如氮化矽層。硬遮罩層14亦可以是複數層結構，例如，氮化矽層加上矽氧層。然後，利用微影及蝕刻製程，於硬遮罩層14形成開口14a。
如第6圖所示，接著於開口14a的側壁上形成側壁子16，例如氮化矽側壁子。形成側壁子16方法，例如，先沈積一均厚的氮化矽層，覆蓋住側壁子16，並順應的覆蓋住開口14a的側壁及底部，再以非等向性蝕刻製程回蝕刻該氮化矽層。接下來，再進行乾蝕刻製程，利用側壁子16作為蝕刻遮罩，繼續經由開口14a蝕刻基底10至一預定深度，如此在開口14a下方形成一溝渠114，其開口寬度大小，可以藉由側壁子16的厚度來控制，例如，側壁子16的厚度可以小於開口14a寬度的四分之一。
如第7圖所示，進行一熱氧化製程，例如，在溫度介於 800-1200℃，以水蒸汽、氧氣，或內含少量氯化氫或氮氣的水蒸汽或氧氣，製程壓力介於600-760托耳(torr)的條件下，利用側壁子16作為保護層，氧化基底10，直到溝渠114最後被氧化層18填滿，而在氧化層18表面上留下楔形凹陷結構18a，同時，會產生輕微的鳥嘴18b。此實施例係利氮化矽側壁子之厚度，縮減絕緣溝渠之寬度，以提高積集度。
請參閱第8圖至第10圖，其為依據本發明又另一實施例所繪示的溝渠絕緣製程示意圖。首先，如第8圖所示，同樣提供一基底10，例如，半導體基底，接著於基底10表面形成一矽氧墊層12以及一硬遮罩層14，例如氮化矽層。硬遮罩層14亦可以是複數層結構，例如，氮化矽層加上矽氧層。然後，利用微影及蝕刻製程，於硬遮罩層14形成開口14a。繼續經由開口14a蝕刻基底10至一第一預定深度(小於0.2微米)，如此形成一凹陷區域122。
如第9圖所示，接著於開口14a的側壁上形成側壁子16，例如氮化矽側壁子。形成側壁子16方法，例如，先沈積一均厚的氮化矽層，覆蓋住側壁子16，並順應的覆蓋住開口14a的側壁及底部，再以非等向性蝕刻製程回蝕刻該氮化矽層。接下來，再進行乾蝕刻製程，利用側壁子16作為蝕刻遮罩，繼續經由開口14a以及凹陷區域122蝕刻基底10至一第二預定深度，如此形成一溝渠124，其開口寬度大小，可以藉由側壁子16的厚度來控制。
如第10圖所示，進行一熱氧化製程，例如，在溫度介於800-1200℃，以水蒸汽、氧氣，或內含少量氯化氫或氮氣的水蒸汽或氧氣，製程壓力介於600-760托耳(torr)的條件下，利用側壁子16 作為保護層，氧化基底10，直到溝渠124最後被氧化層18填滿，而在氧化層18表面上留下楔形凹陷結構18a，同時，會產生輕微的鳥嘴18b。相較於第7圖，由於有凹陷區域122，使得側壁子16可以保護住主動區域的轉角處，故第10圖中的鳥嘴18b較不易伸入主動區域也較不明顯，因此更能有效的利用主動區域之面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧矽氧墊層
14‧‧‧硬遮罩層
14a‧‧‧開口
16‧‧‧側壁子
18‧‧‧氧化層
18a‧‧‧楔形凹陷結構
18b‧‧‧鳥嘴
20‧‧‧氧化襯墊層
22‧‧‧介電層
102‧‧‧第一溝渠
104‧‧‧第二溝渠
114‧‧‧溝渠
122‧‧‧凹陷區域
124‧‧‧溝渠
AA‧‧‧主動區域
第1圖至第4圖為依據本發明一實施例所繪示的溝渠絕緣製程示意圖。
第5圖至第7圖為依據本發明另一實施例所繪示的溝渠絕緣製程示意圖。
第8圖至第10圖為依據本發明又另一實施例所繪示的溝渠絕緣製程示意圖。
10‧‧‧基底
12‧‧‧矽氧墊層
14‧‧‧硬遮罩層
18‧‧‧氧化層
18a‧‧‧楔形凹陷結構
20‧‧‧氧化襯墊層
22‧‧‧介電層
AA‧‧‧主動區域

Claims (19)

  1. 一種溝渠絕緣製程，包含有：提供一基底，其上設有一墊層以及一硬遮罩層；於該硬遮罩層形成至少一開口；經由該開口蝕刻該基底，形成一第一溝渠；於該第一溝渠的側壁上形成一側壁子；經該第一溝渠蝕刻該基底，於該第一溝渠下方形成一第二溝渠；進行一熱氧化製程，利用該側壁子作為一保護層，氧化該第二溝渠內的該基底以形成一氧化層，直到該第二溝渠被該氧化層填滿；移除該側壁子，顯露出該第一溝渠的側壁；於顯露出來的該第一溝渠的側壁上形成一襯墊層；以及進行一化學氣相沈積製程，沈積一介電層，填滿該第一溝渠。
  2. 如申請專利範圍第1項所述之溝渠絕緣製程，其中該墊層為一矽氧墊層。
  3. 如申請專利範圍第1項所述之溝渠絕緣製程，其中該側壁子為一氮化矽層。
  4. 如申請專利範圍第1項所述之溝渠絕緣製程，其中該熱氧化製程係在溫度介於800-1200℃，以水蒸汽、氧氣，或內含少量氯化氫或氮氣的水蒸汽或氧氣，製程壓力介於600-760托耳的條件下進行。
  5. 如申請專利範圍第1項所述之溝渠絕緣製程，其中該第二溝渠的開口寬度大小，藉由該側壁子的厚度來控制。
  6. 如申請專利範圍第1項所述之溝渠絕緣製程，其中該襯墊層係為一氧化襯墊層。
  7. 如申請專利範圍第1項所述之溝渠絕緣製程，其中該氧化層表面具有一楔形凹陷結構。
  8. 一種溝渠絕緣製程，包含有：提供一基底，其上設有一墊層以及一硬遮罩層；於該硬遮罩層形成至少一開口；於該開口的側壁上形成一側壁子；經由該開口蝕刻該基底，形成一溝渠；以及進行一熱氧化製程，利用該側壁子作為一保護層，氧化該溝渠內的該基底以形成一氧化層，直到該溝渠被該氧化層填滿。
  9. 如申請專利範圍第8項所述之溝渠絕緣製程，其中該墊層為一矽氧墊層。
  10. 如申請專利範圍第8項所述之溝渠絕緣製程，其中該側壁子為一氮化矽層。
  11. 如申請專利範圍第8項所述之溝渠絕緣製程，其中該熱氧化製程係在溫度介於800-1200℃，以水蒸汽、氧氣，或內含少量氯化氫或氮氣的水蒸汽或氧氣，製程壓力介於600-760托耳的條件下進行。
  12. 如申請專利範圍第8項所述之溝渠絕緣製程，其中該側壁子的厚度小於該開口的寬度的四分之一。
  13. 如申請專利範圍第8項所述之溝渠絕緣製程，其中該氧化層表面具有一楔形凹陷結構。
  14. 一種溝渠絕緣製程，包含有：提供一基底，其上設有一墊層以及一硬遮罩層；於該硬遮罩層形成至少一開口；經由該開口蝕刻該基底至一預定深度，形成一凹陷區域；於該開口的側壁上形成一側壁子；經由該開口以及該凹陷區域蝕刻該基底，形成一溝渠；以及進行一熱氧化製程，利用該側壁子作為一保護層，氧化該溝渠內的該基底以形成一氧化層，直到該溝渠被該氧化層填滿。
  15. 如申請專利範圍第14項所述之溝渠絕緣製程，其中該預定深度小於0.2微米。
  16. 如申請專利範圍第14項所述之溝渠絕緣製程，其中該墊層為一 矽氧墊層。
  17. 如申請專利範圍第14項所述之溝渠絕緣製程，其中側壁子為一氮化矽層。
  18. 如申請專利範圍第14項所述之溝渠絕緣製程，其中該熱氧化製程係在溫度介於800-1200℃，以水蒸汽、氧氣，或內含少量氯化氫或氮氣的水蒸汽或氧氣，製程壓力介於600-760托耳的條件下進行。
  19. 如申請專利範圍第14項所述之溝渠絕緣製程，其中該氧化層表面具有一楔形凹陷結構。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711646B2 (en) 2014-03-31 2017-07-18 United Microelectronics Corp. Semiconductor structure and manufacturing method for the same
US9385030B2 (en) 2014-04-30 2016-07-05 Globalfoundries Inc. Spacer to prevent source-drain contact encroachment
CN105448807B (zh) * 2015-11-20 2017-11-10 浙江正邦电子股份有限公司 一种半导体器件芯片对通隔离制造工艺
US9449921B1 (en) 2015-12-15 2016-09-20 International Business Machines Corporation Voidless contact metal structures
US20210351066A1 (en) * 2017-12-29 2021-11-11 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN110911342A (zh) * 2018-09-14 2020-03-24 长鑫存储技术有限公司 浅沟槽隔离结构及其制备方法
CN111799329A (zh) * 2019-04-08 2020-10-20 三星电子株式会社 半导体器件
CN113782484A (zh) * 2021-11-11 2021-12-10 广州粤芯半导体技术有限公司 半导体器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018174A (en) * 1998-04-06 2000-01-25 Siemens Aktiengesellschaft Bottle-shaped trench capacitor with epi buried layer
US20070235835A1 (en) * 2005-03-10 2007-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation structure for semiconductor device
US7470588B2 (en) * 2005-09-22 2008-12-30 Samsung Electronics Co., Ltd. Transistors including laterally extended active regions and methods of fabricating the same
TW200926353A (en) * 2007-07-13 2009-06-16 Marvell World Trade Ltd Method for shallow trench isolation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
US6251750B1 (en) * 1999-09-15 2001-06-26 United Microelectronics Corp. Method for manufacturing shallow trench isolation
KR100593673B1 (ko) * 2004-10-27 2006-06-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법
US7465642B2 (en) * 2005-10-28 2008-12-16 International Business Machines Corporation Methods for forming semiconductor structures with buried isolation collars
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018174A (en) * 1998-04-06 2000-01-25 Siemens Aktiengesellschaft Bottle-shaped trench capacitor with epi buried layer
US20070235835A1 (en) * 2005-03-10 2007-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation structure for semiconductor device
US7470588B2 (en) * 2005-09-22 2008-12-30 Samsung Electronics Co., Ltd. Transistors including laterally extended active regions and methods of fabricating the same
TW200926353A (en) * 2007-07-13 2009-06-16 Marvell World Trade Ltd Method for shallow trench isolation

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