KR100593673B1 - 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법 - Google Patents

반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법 Download PDF

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Abstract

반도체 장치의 제조 방법 및 이를 이용한 소자 분리막의 형성 방법에 있어서, 게이트 패턴들이 형성된 반도체 기판의 표면 및 게이트 표면을 따라 실리콘 질화물로 이루어진 라이너를 형성한다. 라이너 상에 폴리실라잔을 포함하는 SOG 용액을 도포하여 SOG 박막을 형성한다. 100 내지 300℃의 온도에서 SOG 박막을 예비-열처리한다. 650 내지 800℃의 온도, 10 내지 40atm의 압력 및 산화 분위기 하에서 20분 내지 60분간 주-열처리하여 게이트 패턴들 사이에 매립되고 보이드의 발생이 억제된 치밀한 구조를 갖는 절연막을 이루는 실리콘 산화막을 형성한다. 절연막을 습식 식각하여 게이트 패턴들 사이에 콘택홀을 갖는 절연막 패턴을 형성한다. 따라서, 상기 실리콘 산화막으로 이루어지는 박막을 최근의 큰 단차와 좁은 간격을 갖는 패턴들 사이에 보이드의 발생없이 매립시킬 수 있다.

Description

반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법{Method of manufacturing a semiconductor device, and method of manufacturing an isolation layer using the same}
도 1은 본 발명의 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예 1에 따른 반도체 장치의 소자 분리막 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 실시예 2에 따른 반도체 장치의 층간 절연막 패턴과 콘택 플러그를 제조하는 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 제조 방법 및 이를 이용한 소자 분리막의 형성 방법에 관한 것으로서, 보다 상세하게는 SOG 박막을 열처리하여 획득하는 실리콘 산화막을 포함하는 반도체 장치와 이의 제조 방법 및 이를 이용한 소자 분리막의 형성 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 기판 상에 형성하는 패턴들은 큰 단차와 좁은 간격을 갖는다. 이에 따라, 상기 패턴들 사이를 보이드의 발생없이 충분 하게 매립하기 위한 박막들이 계속적으로 개발되고 있다.
상기 패턴들 사이는 주로 고밀도 플라즈마(HDP) 산화막을 사용하여 매립한다. 그러나, 상기 패턴들에 의해 형성되는 어스펙트 비율이 3.0 이상일 경우에는 상기 고밀도 플라즈마 산화막을 보이드의 발생없이 상기 패턴들 사이에 매립시키는 것이 어렵다.
따라서, 상기 고밀도 플라즈마 산화막 대신에 우수한 매립 능력을 갖는 비피에스지막을 사용하여 상기 패턴들 사이를 매립한다. 그러나, 상기 비피에스지막의 형성에서는 약 700℃ 이상의 리플로우 공정을 수행하기 때문에 반도체 장치에 열적 부담을 가한다. 또한, 상기 비피에스지막은 다른 박막에 비해 높은 식각율을 갖기 때문에 후속되는 식각 공정을 수행할 때 공정 제어가 어렵다. 그러므로, 상기 패턴들 사이를 매립하기 위한 비피에스지막은 100nm 이하의 디자인 룰을 갖는 반도체 장치에 적용하기에는 한계가 있다.
이에 따라, 최근에는 유동성이 양호한 SOG 박막을 열처리하여 형성하는 실리콘 산화막을 사용하여 상기 패턴들 사이를 보이드의 발생없이 매립한다. 상기 SOG 박막을 열처리하여 형성하는 실리콘 산화막을 상기 패턴들 사이에 매립하는 방법에 대한 예는 대한민국 공개특허 2002-41582호에 개시되어 있다.
구체적으로, 상기 대한민국 공개특허 2002-41582호에는 상기 SOG 박막을 열처리하여 형성하는 실리콘 산화막 뿐만 아니라 비피에스지막, USG 박막, 고밀도 플라즈마 산화 등과 같은 절연막을 약 1.5 내지 50atm의 압력 조건에서 열처리를 수행하여 상기 패턴들 사이를 매립하는 방법이 개시되어 있다. 또한, 상기 대한민국 공개특허 2002-41582호에는 알루미늄 산화막이 형성된 패턴들 사이를 매립하는 방법이 개시되어 있다.
그렇지만, 상기 대한민국 공개특허 2002-41582호에는 상기 SOG 박막을 열처리하여 형성하는 실리콘 산화막을 상기 패턴들 사이에 매립하는 구체적인 방법에 대해서는 언급하고 있지 않다.
삭제
본 발명의 제1 목적은 상기 반도체 장치의 박막을 구체적으로 제조하는 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 박막의 제조 방법을 적용한 반도체 장치의 소자 분리막 제조 방법을 제공하는데 있다.
삭제
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법은, 먼저 게이트 패턴들이 형성된 반도체 기판의 표면 및 상기 게이트 패턴의 표면을 따라 실리콘 질화물로 이루어진 라이너를 형성한다. 이어서, ㅊ기 라이너 상에 폴리실라잔을 포함하는 SOG 용액을 도포하여 SOG 박막을 형성하고, 100 내지 300℃의 온도에서 상기 SOG 박막을 예비-열처리한다. 다음에, 650 내지 800℃의 온도 및 10 내지 40atm의 압력에서 20분 내지 60분간 주-열처리하여 상기 예비-열처리된 SOG 박막을 상기 게이트 패턴들 사이에 매립되고 보이드의 발생이 억제된 치밀한 구조를 갖는 절연막을 이루는 실리콘 산화막으로 형성한다. 마지막으로, 상기 절연막을 습식 식각하여 상기 게이트 패턴들 사이에 콘택홀을 갖는 절연막 패턴을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리막 제조 방법은, 먼저 기판에 트랜치를 형성하고, 상기 트랜치의 측면과 저면에 실리콘 질화물로 이루어진 라이너를 연속적으로 형성한다. 이어서, 상기 라이너 상에 폴리실라잔을 포함하는 SOG 용액을 도포하여 SOG 박막을 형성한다. 다음에, 100 내지 300℃의 온도에서 상기 SOG 박막을 예비-열처리한다. 마지막으로, 650 내지 800℃의 온도 및 10 내지 40atm의 압력에서 20분 내지 60분간 주-열처리하여 상기 예비-열처리된 SOG 박막을 상기 트랜치 내에 보이드의 발생이 억제된 치밀한 구조를 갖는 실리콘 산화막으로 형성한다.
본 발명에 의하면, 상기 SOG 박막을 열처리하여 획득하는 실리콘 산화막을 큰 단차와 좁은 간격을 갖는 패턴들 사이에 보이드의 발생없이 충분하게 매립할 수 있다. 따라서, 후속 공정인 화학기계적 연마 공정 또는 식각 공정을 불량 발생없이 안정적으로 수행할 수 있다.
이하, 본 발명의 반도체 장치에 대하여 구체적으로 설명하기로 한다.
도 1은 본 발명의 반도체 장치를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 리세스(13)를 갖는 기판(10)을 마련한다. 이때, 상기 리세스(13)는 주로 큰 단차와 좁은 간격을 갖는 패턴(12)들에 의해 형성된다. 상기 패턴(12)의 예로서는 트랜치, 게이트 패턴, 층간 절연막 패턴 등을 들 수 있다.
그리고, 상기 리세스(13) 내에는 보이드의 발생없이 치밀한 구조를 갖는 실리콘 산화막으로 이루어지는 박막(14)이 형성된다. 상기 실리콘 산화막은 폴리실라잔을 포함하는 SOG 용액을 도포하여 형성되는 SOG 박막을 600 내지 1,000℃의 온도 및 1 내지 50atm의 압력에서 주-열처리하여 획득하는 것이 바람직하다. 상기 주-열처리는 O2, H2O 또는 이들의 혼합물로서 조성하는 산화 분위기에서 수행하는 것이 바람직하다. 게다가, 상기 주-열처리는 약 20 내지 60분 동안 수행하는 것이 바람직하다.
또한, 상기 주-열처리 이외에도 100 내지 300℃의 온도에서 예비-열처리를 더 수행하는 것이 바람직하다. 그리고, 상기 리세스(13)의 측면과 저면에는 실리콘 질화물로 이루어지는 라이너(16)를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 박막(16)은 큰 단차와 좁은 간격을 갖는 패턴들 사이를 보이드의 발생없이 충분하게 매립하는 장점을 갖는다. 따라서, 상기 보이드의 발생으로 인하여 상기 박막이 후속되는 공정에 영향을 끼치는 것을 충분하게 줄일 수 있다.
이하, 실시예들로서 본 발명의 특징을 보다 상세하게 서술하지만, 본 발명은 이에 의해 제한되지 않는다.
실시예 1
도 2a 내지 도 2e는 본 발명의 실시예 1에 따른 반도체 장치의 소자 분리막 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 기판(20) 상에 패드 산화막과 패드 질화막을 순차적으로 형성한다. 이어서, 사진 식각 공정에 의한 패터닝을 수행하여 상기 패드 질 화막과 패드 산화막을 패드 산화막 패턴(22)과 패드 질화막 패턴(24)으로 형성한다. 그리고, 상기 패드 질화막 패턴(24)과 패드 산화막 패턴(22)에 의해 노출된 기판(20)을 식각하여 트랜치(25)를 형성한다. 상기 트랜치(25)의 형성에서는 주로 상기 패드 질화막 패턴(24)과 상기 기판(20)이 갖는 식각비의 차이를 이용한다.
또한, 상기 트랜치(25)를 형성한 후, 상기 식각에 의해 트랜치(25)의 측면과 저면에 가해진 손상을 보상하기 위한 큐어링을 수행하기도 한다. 만약, 상기 큐어링을 수행하면 상기 트랜치(25)의 측면과 저면에 산화막(도시되지 않음)이 얇게 형성된다.
도 2b를 참조하면, 상기 트랜치(25)의 측면과 저면 및 상기 패드 질화막 패턴(24)의 표면 상에 라이너(26)를 연속적으로 형성한다. 상기 라이너(26)는 소자 분리막이 형성되는 영역에 누설 전류가 발생하는 것을 저지하고, 상기 트랜치(25)의 측면과 저면이 산화되는 것을 저지하기 위하여 형성한다.
만약, 상기 대한민국 공개특허 2002-41582호에 개시된 바와 같이, 알루미늄 산화막을 라이너로 사용할 경우에는 후속되는 예비-열처리 또는/및 주-열처리에 의해 상기 라이너가 산화되기 때문에 바람직하지 않다. 따라서, 본 실시예에서는 상기 라이너(26)로서 실리콘 질화물로 이루어지는 박막을 사용하는 것이 바람직하다.
또한, 상기 라이너(26)를 형성한 후, 상기 라이너(26)의 표면 상에 산화막(도시되지 않음)을 형성하기도 한다.
도 2c를 참조하면, 상기 트랜치(25)를 갖는 기판(20) 상에 SOG 용액을 도포하여 상기 트랜치(25) 내에 충분하게 매립되는 SOG 박막을 형성한다. 상기 SOG 박 막은 주로 스핀-코팅 방식을 수행하여 형성한다. 특히, 상기 SOG 박막으로 형성하기 위한 SOG 용액은 폴리실라잔을 포함하는 것이 바람직하다.
상기 SOG 박막을 형성한 후, 예비-열처리를 수행한다. 상기 예비-열처리를 수행하기 위한 온도가 약 100℃ 미만이면, 상기 SOG 박막의 SOG 용액 내에 함유된 용매의 휘발이 적절하게 이루어지지 않기 때문에 바람직하지 않다. 그리고, 상기 예비-열처리를 수행하기 위한 온도가 약 300℃를 초과하면, 후속 공정인 주-열처리에 영향을 끼치지 때문에 바람직하지 않다. 따라서, 상기 예비-열처리는 약 100 내지 300℃의 온도에서 수행한다. 특히, 상기 예비-열처리는 약 150 내지 250℃의 온도에서 수행하는 것이 보다 바람직하다. 또한, 상기 예비-열처리를 약 1atm 미만의 압력에서 수행하면 상기 SOG 박막의 큐어링이 적절하게 이루어지지 않기 때문에 바람직하지 않다. 그리고, 상기 예비-열처리를 약 50atm를 초과하는 압력에서 수행하면 공정의 안정성에 대한 문제가 발생하기 때문에 바람직하지 않다. 따라서, 상기 예비-열처리는 약 1 내지 50atm의 압력으로 수행하는 것이 바람직하다. 특히, 상기 예비-열처리는 약 10 내지 40atm의 압력으로 수행하는 것이 보다 바람직하고, 약 20 내지 30atm의 압력에서 수행하는 것이 더욱 바람직하다. 더불어, 상기 예비-열처리는 산화 분위기에서 수행하는 것이 바람직하다. 만약, 상기 산화 분위기가 아닌 경우에는 상기 SOG 박막의 리프팅이 빈번하게 발생하기 때문에 바람직하지 않다. 이때, 상기 산화 분위기는 주로 H2O, O2 등을 사용하여 조성한다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라 둘을 혼합하여 사용하기도 한다.
따라서, 상기 예비-열처리는 약 1 내지 50atm의 압력 및 약 100 내지 300℃ 의 온도를 갖는 산화 분위기에서 수행하는 것이 바람직하다. 이와 같이, 상기 예비-열처리를 수행함으로서 상기 SOG 박막의 SOG 용액 내에 함유된 용매가 휘발된다.
특히, 상기 예비-열처리는 선택적인 공정으로서, 공정 상황에 따라 생략이 가능하다.
계속해서, 주-열처리를 수행하여 상기 SOG 박막을 경화시킨다. 이에 따라, 상기 SOG 박막은 실리콘 산화막(28)으로 형성한다. 상기 주-열처리를 수행하기 위한 온도가 약 600℃ 미만이면 상기 실리콘 산화막(28)의 큐어링이 적절하게 이루어지지 않기 때문에 바람직하지 않다. 그리고, 상기 주-열처리를 수행하기 위한 온도가 약 1,000℃를 초과하면 상기 반도체 기판(20)에 열적 부담을 가하고, 상기 라이너(26)의 실리콘 질화물을 산화시킬 가능성이 높기 때문에 바람직하지 않다. 따라서, 상기 주-열처리는 약 600 내지 1,000℃의 온도에서 수행하는 것이 바람직하다. 특히, 상기 주-열처리는 약 600 내지 850℃의 온도에서 수행하는 것이 보다 바람직하고, 약 650 내지 800℃의 온도에서 수행하는 것이 더욱 바람직하다. 또한, 상기 주-열처리의 경우에도 상기 예비-열처리와 마찬가지로 약 1 내지 50atm의 압력으로 수행하고, 산화 분위기에서 수행하는 것이 바람직하다. 그리고, 상기 주-열처리를 약 20분 미만으로 수행할 경우에는 상기 실리콘 산화막(28)으로 형성하기 위한 SOG 박막의 경화가 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 40분을 초과하여 수행할 경우에는 반도체 기판(20)에 열적 부담을 주기 때문에 바람직하지 않다. 따라서, 상기 주-열처리는 약 20 내지 60분 동안 수행하는 것이 바람직하고, 약 30분 동안 수행하는 것이 보다 바람직하다.
따라서, 상기 주-열처리는 약 1 내지 50atm의 압력 및 약 600 내지 1,000℃의 온도를 갖는 산화 분위기에서 수행하는 것이 바람직하다. 이와 같이, 상기 주-열처리를 수행함으로서 상기 SOG 박막이 실리콘 산화막(28)으로 형성된다. 특히, 상기 실리콘 산화막(28)은 SOG 박막의 우수한 유동성을 이용하기 때문에 보이드의 발생없이 치밀한 구조를 갖는다. 그러므로, 상기 주-열처리를 수행하여 형성하는 실리콘 산화막(28)은 상기 트랜치(25) 내에 보이드의 발생없이 충분하게 매립된다.
도 2d를 참조하면, 상기 패드 질화막 패턴(24)의 표면이 노출될 때까지 상기 실리콘 산화막(28)과 라이너(26)를 제거한다. 상기 실리콘 산화막(28)과 라이너(26)의 제거는 주로 화학기계적 연마 공정을 수행하는 것이 바람직하고, 경우에 따라 전면 식각을 수행하기도 한다.
이와 같이, 상기 실리콘 산화막(28)과 라이너(26)를 제거함으로서 상기 트랜치(25) 내에 잔류하는 실리콘 산화막(28a)과 라이너(26a)를 포함하는 예비-소자 분리막이 형성된다.
도 2e를 참조하면, 상기 패드 질화막 패턴(24)과 패드 산화막 패턴(22)을 제거한다. 상기 제거는 주로 인산을 사용한 습식 식각을 수행하는 것이 바람직하다. 특히, 상기 패드 질화막 패턴(24)과 패드 산화막 패턴(22)을 제거할 때 상기 예비-소자 분리막의 일부분도 함께 제거된다.
이에 따라, 상기 기판(20)의 트랜치(25) 내에 보이드의 발생없이 치밀한 구조를 갖는 실리콘 산화막으로 이루어지는 소자 분리막(30)이 형성된다.
특히, 상기 소자 분리막(30)으로 형성하기 위한 실리콘 산화막(28)에 보이드 가 있으면 상기 실리콘 산화막(28)과 라이너(26)를 제거와 상기 패드 질화막 패턴(24)과 패드 산화막 패턴(22)을 제거할 때 불량이 발생한다. 그러나, 상기 실리콘 산화막(28)은 유동성이 양호한 SOG 박막을 이용하여 형성하기 때문에 보이드가 발생하지 않는다.
본 실시예에 의하면, 상기 실리콘 산화막이 보이드의 발생없이 치밀한 구조를 갖기 때문에 소자 분리막의 형성을 안정적으로 수행할 수 있다.
실시예 2
도 3a 내지 도 3d는 본 발명의 실시예 2에 따른 반도체 장치의 층간 절연막 패턴과 콘택 플러그를 제조하는 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 반도체 기판(40) 상에 게이트 패턴(42)을 형성한다. 상기 게이트 패턴(42)은 주로 반도체 기판(40) 상에 게이트 산화막, 게이트 도전막 및 하드 마스크막을 형성한 후, 패터닝을 수행하여 형성한다. 따라서, 상기 게이트 패턴(42)은 게이트 산화막 패턴(42a), 게이트 도전막 패턴(42b) 및 하드 마스크막 패턴(42c)을 포함하는 것이 바람직하다. 특히, 상기 게이트 도전막 패턴(42b)은 폴리 실리콘, 금속 실리사이드 또는 이들의 혼합물로 이루어지는 것이 바람직하고, 상기 하드 마스크막 패턴(42c)은 실리콘 질화물로 이루어지는 것이 바람직하다.
그리고, 상기 게이트 패턴(42)의 양측벽에 게이트 스페이서(44)를 형성한다. 상기 게이트 스페이서(44)는 주로 실리콘 질화물로 이루어지는 박막을 형성한 후, 전면 식각을 수행하여 형성한다.
또한, 상기 게이트 패턴(42)을 형성한 이후에 상기 게이트 패턴(42)을 이온 마스크로 사용하여 반도체 기판(40)에 저농도의 불순물을 주입하여 얕은 접합 영역을 형성할 수 있고, 상기 게이트 스페이서(44)를 형성한 이후에 상기 게이트 스페이서(44)를 이온 마스크로 사용하여 반도체 기판(40)에 고농도의 불순물을 주입하여 깊은 접합 영역을 형성할 수 있다.
이어서, 상기 반도체 기판(40)의 표면, 게이트 스페이서(44)의 표면 및 게이트 패턴(42)의 표면 상에 라이너(46)를 연속적으로 형성한다. 이때, 상기 라이너(46)는 산화를 방지하기 위하여 형성하는데, 주로 실리콘 질화물로 이루어지는 것이 바람직하다. 특히, 전술한 바와 같이, 상기 라이너(46)가 알루미늄 산화물로 이루어질 경우에는 후속되는 열처리에 의해 라이너(46) 자체가 산화되기 때문에 바람직하지 않다. 또한, 상기 라이너(46)의 형성은 선택적인 것으로서, 생략이 가능하다.
도 3b를 참조하면, 상기 라이너(46)가 형성된 결과물 상에 실리콘 산화막으로 이루어지는 절연막(48)을 형성한다. 특히, 본 실시예의 상기 실리콘 산화막은 실시예 1과 동일한 방법을 수행하여 형성한다. 따라서, 본 실시예의 상기 실리콘 산화막은 SOG 용액을 도포하여 형성되는 SOG 박막을 열처리하여 형성한다. 이때, 상기 열처리는 실시예 1의 주-열처리와 예비-열처리를 포함한다.
이에 따라, 상기 실리콘 산화막으로 이루어지는 절연막(48)은 SOG 박막의 우수한 유동성을 이용하기 때문에 보이드의 발생없이 치밀한 구조를 갖는다. 그러므로, 상기 절연막(48)은 상기 게이트 패턴(42)들 사이에 보이드의 발생없이 충분하 게 매립된다.
도 3c를 참조하면, 상기 절연막(48)를 패터닝하여 상기 게이트 패턴(42)들 사이의 라이너(44) 표면을 노출시키는 콘택홀(47)을 갖는 절연막 패턴(48a)을 형성한다. 이때, 상기 절연막 패턴(48a)의 형성에서는 주로 습식 식각을 수행한다. 그렇지만, 상기 절연막(48)에 보이드가 없기 때문에 상기 절연막 패턴(48a)을 형성하여도 별다른 불량이 발생하지 않는다. 그러므로, 상기 절연막 패턴(48a)을 형성하기 위한 패터닝을 수행하여도 게이트 패턴(42) 등의 전기적 신뢰성에 영향을 끼치지 않는다.
도 3d를 참조하면, 상기 절연막 패턴(48a)의 형성에 의해 노출되는 라이너(46)를 제거하여 라이너 패턴(46a)을 형성한다. 이에 따라, 상기 게이트 패턴(42)들 사이의 반도체 기판(40)의 표면이 노출된다.
그리고, 상기 콘택홀(47)을 갖는 결과물 상에 도전물로 이루어지는 박막을 형성한다. 이어서, 상기 절연막 패턴(48a)의 표면이 노출될 때까지 화학기계적 연마 또는 전면 식각 등을 수행하여 상기 도전물로 이루어지는 박막의 높이를 낮춘다. 이에 따라, 상기 콘택홀(47) 내에는 콘택 플러그(49)가 형성된다.
본 실시예에 의하면, 상기 절연막이 보이드의 발생없이 치밀한 구조를 갖기 때문에 콘택 플러그를 형성하기 위한 콘택홀을 갖는 절연막 패턴의 형성을 안정적으로 수행할 수 있다.
본 발명에 의하면, 큰 단차와 좁은 간격을 갖는 패턴들 사이를 보이드의 발 생없이 치밀한 구조를 갖는 박막으로 충분하게 매립시킬 수 있다. 그러므로, 후속 공정의 수행할 때 상기 보이드에 기인한 불량을 충분하게 줄일 수 있다. 특히, 상기 불량을 충분하게 줄임으로서 반도체 장치의 전기적 신뢰성의 향상을 기대할 수 있다.
상술한 바와 같이 본 발명은 기재된 실시예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (23)

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  9. 게이트 패턴들이 형성된 반도체 기판의 표면 및 상기 게이트 패턴의 표면 상에 실리콘 질화물로 이루어진 라이너를 연속적으로 형성하는 단계;
    상기 라이너 상에 폴리실라잔을 포함하는 SOG 용액을 도포하여 SOG 박막을 형성하는 단계;
    100 내지 300℃의 온도에서 상기 SOG 박막을 예비-열처리하는 단계;
    650 내지 800℃의 온도, 10 내지 40atm의 압력 및 산화 분위기 하에서 20분 내지 60분간 주-열처리하여 상기 예비-열처리된 SOG 박막을 상기 게이트 패턴들 사이에 매립되고 보이드의 발생이 억제된 치밀한 구조를 갖는 절연막을 이루는 실리콘 산화막으로 형성하는 단계; 및
    상기 절연막을 습식 식각하여 상기 게이트 패턴들 사이에 콘택홀을 갖는 절연막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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  14. 제9항에 있어서, 상기 산화 분위기는 O2, H2O 또는 이들의 혼합물을 사용하여 조성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 삭제
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  17. 기판에 트랜치를 형성하는 단계;
    상기 트랜치의 측면과 저면에 실리콘 질화물로 이루어진 라이너를 연속적으로 형성하는 단계;
    상기 라이너 상에 폴리실라잔을 포함하는 SOG 용액을 도포하여 SOG 박막을 형성하는 단계;
    100 내지 300℃의 온도에서 상기 SOG 박막을 예비-열처리하는 단계; 및
    650 내지 800℃의 온도, 10 내지 40atm의 압력 및 산화 분위기 하에서 20분 내지 60분간 주-열처리하여 상기 예비-열처리된 SOG 박막을 상기 트랜치 내에 보이드의 발생이 억제된 치밀한 구조를 갖는 실리콘 산화막으로 형성하는 단계를 포함하는 반도체 장치의 소자 분리막 형성 방법.
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  21. 제17항에 있어서, 상기 산화 분위기는 O2, H2O 또는 이들의 혼합물을 사용하여 조성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성 방법.
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