KR100545207B1 - 반도체 소자의 분리 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 분리 방법은 반도체 기판의 소정 영역 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막을 이용하여 사진 및 식각 공정으로 상기 반도체 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 패드 산화막 상부에 Al2O3로 이루어진 트렌치 라이너막을 형성하는 단계와, 상기 트렌치 내부에 트렌치 충진용 절연막을 증착하는 단계와, 상기 트렌치 충진용 절연막이 형성된 반도체 기판을 화학 기계적 연마(CMP) 공정으로 평탄화시키는 단계와, 상기 트렌치가 형성된 상부에 질소 이온(N+)을 주입하는 단계와, 질소 이온이 주입된 트렌치 상부를 소정의 온도로 어닐링을 수행하여, 상기 트렌치 내부에 질소산화막을 형성하는 단계와, 그리고 습식 식각에 의해 상기 패드 산화막을 제거하여 얕은 트렌치 분리(STI)를 형성하는 단계를 포함하고, 상기 질소 산화막의 식각율은 상기 반도체 기판 상에 형성되는 열산화막보다 식각율이 낮으며, 질소 이온 주입 시 상기 얕은 트렌치 분리(STI) 이외의 액티브 영역은 상기 패드 산화막으로 마스킹되어 상기 트렌치 충진 부위에만 이온이 주입되는 것을 특징으로 한다.
트렌치, 소자 분리, 디보트, STI, 질소 산화막

Description

반도체 소자의 분리 방법 {A method for isolating a semiconductor device}
도 1a 내지 도 1g는 종래 기술에 따른 얕은 트렌치 분리(STI) 소자를 형성하는 공정을 나타내는 도면들이고,
도 2a 내지 도 2h는 본 발명에 따른 얕은 트렌치 분리 소자를 형성하는 공정을 나타내는 도면들이다.
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 보다 구체적으로, 반도체 장치에서 얕은 트렌치 분리(STI) 시에 발생하는 디보트 형성을 억제함으로써 게이트의 열화 및 누설원을 감소시킬 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 소자들을 전기적으로 분리할 필요가 있다. 또한, 반도체 소자의 고집적화가 진행됨에 따라, 소자 제조시 미세 패턴이 요구되어 왔고, 트랜지스터의 채널 길이와 소자 분리를 위한 필드 산화막의 폭 또한 줄어들게 되었다.
이러한 소자 분리를 형성하기 위한 방법으로서 종래에는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 한다)이 가장 많이 사용되어 왔다.
상기 LOCOS 소자 분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어지며, 이러한 LOCOS 소자 분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 협채널 효과(short channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 이러한 LOCOS 소자 분리는 채널 길이가 0.3㎛ 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루(punch-through)가 발생하여 액티브 영역의 폭이 정확하게 확보되지 않는 등 그 한계를 나타내었다.
따라서 0.25㎛ 이하의 디자인-룰로 제조되는 최근의 반도체 제조 공정에서는 트렌치(trench) 소자 분리 방법이 거론되어 왔다. 즉, 반도체 기판을 부분적으로 식각하여 소자들 사이에 소정의 트렌치를 형성하여 소자 분리하는 트렌치 기법이 적용되고 있다.
최근에는 소자 분리시 실리콘 기판을 국부적으로 식각하여 트렌치를 형성한 후에 절연막(예를 들어, 산화막)을 증착하고, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에 의해 액티브 영역 위의 절연막을 식각하여 필드 영역에만 절연막이 잔존하도록 하는 얕은 트렌치 분리(STI) 기법이 주로 이용되고 있다. 특히, 트렌치의 깊이를 3㎛ 이하로 얕게 형성하는 STI 기법은, 현재 0.15 ㎛급 이하의 디자인룰(256 MDRAM 양산버전)까지 큰 문제없이 적용되고 있다.
이러한 STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 상기 절연막을 전면 식각(etch back) 또는 CMP 방법으로 식각하여 상기 트렌치의 내부를 절연막으로 충진(filling) 또는 매립하는 단계로 이루어진다. 현재는 트렌치를 충진하는 산화막으로 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 및 HTO(high temperature oxide), 또는 이들의 조합을 사용하고 있다. 상기한 물질들은 산화 공정에 의해 형성되는 산화막(thermal oxide)에 비해 열 다발(heat budget)이 적고 쓰루풋(throughput)이 높은 반면에, 습식 식각율이 빠르다. 따라서 상기한 물질들로 채워진 트렌치 산화막이 표면으로 드러나게 되면, 후속 공정에서 감광막 스트립(strip)이나 플루오르화수소(HF) 습식 식각을 진행할 때 상기 트렌치 산화막이 액티브 영역보다 훨씬 빠르게 식각된다. 그 결과, STI 영역의 주변, 특히 액티브 영역의 에지(edge) 부분에서 트렌치 산화막이 움푹 패이는(recessed) 디보트(divot)가 발생할 수 있다.
이하, 도 1a 내지 도 1g를 참조하여, 종래 기술에 따른 STI 기법을 이용한 반도체 소자 분리 과정을 구체적으로 설명한다.
도 1a 내지 도 1g는 종래 기술에 따른 STI 기법을 이용한 반도체 소자 분리 과정을 도시한 도면들이다.
도 1a에 도시한 바와 같이, 실리콘 기판(11) 상에 열산화막 재질의 패드 산화막(Pad Film; 13)을 형성한다.
다음에, 패드 산화막(13) 상에 감광막(Photo Resist: PR)을 형성하고, 이를 마스크로 하여 패드 산화막(13)을 식각한 다음에, 감광막 패턴을 제거하여 실리콘 기판(11)의 표면 노출 부위를 일정 두께 식각하여 트렌치를 형성한다(도 1b 참조). 이와 같이 형성된 트렌치는 얕은 트렌치 분리(STI) 소자를 형성하기 위한 것이다. 여기서, 도면부호 A는 식각 부위를 나타내며, A 부분에 트렌치가 형성된다.
다음에, 도 1c에 도시된 바와 같이, STI 손상을 방지하기 위해서 트렌치 내부 계면을 따라 전면에 걸쳐 STI 라이너 산화(Liner Oxidation) 시키고, 트렌치 내부가 충분히 채워지도록 충진재, 예를 들어, TEOS(tetra-ethyl-ortho-silicate) (15)를 증착한다.
다음에, 도 1d에 도시된 바와 같이, 화학 기계적 연마(CMP) 공정으로 평탄화 작업을 수행한 다음에, 소정의 온도로 어닐링을 수행한다(도 1e 참조). 여기서, 도면부호 15'는 트렌치 충진재가 채워진 트렌치가 어닐링된 부분을 나타낸다.
다음에, 도 1f에 도시된 바와 같이, 통상적으로 습식 식각에 의해 패드 산화막(13)을 제거하여 STI를 형성하고, 후속적으로 클리닝 공정을 수행하여 소자 분리 공정을 완료하게 된다(도 1g 참조).
그러나 이러한 일련의 제조 공정을 통해 STI를 제조하는 경우, STI 형성 이후에 후속 클리닝 공정으로 인해 STI 충진재가 식각되어 측면 윗부분이 필연적으로 디보트가 발생하며, 이는 반도체 소자의 누설원으로 작용하게 된다. 즉, STI 충진재로 예를 들어, AP(Atmospheric Pressure)-TEOS 또는 PE(Plasma Enhanced)-TEOS를 사용하게 되는데, 후속 클리닝 공정 시에 리세스(recess)가 발생하게 되고, 이로 인해 STI 상에 디보트가 발생한다는 문제점이 있다. 도 1g를 참조하면, 도면부호 B로 도시된 부분이 디보트이다.
구체적으로, STI 기술에서 액티브 영역과 트렌치 경계부에서 생성되는 디보트는, 그 크기와 위치가 전기적 특성에 맞게 조절될 필요가 있는데, 디보트가 형성된 부위에 게이트 전극 물질이 증착되고 트랜지스터가 형성될 경우, 소자 구동시 이 부분에 전계가 집중적으로 걸리게 되어 게이트 산화막이 열화될 뿐만 아니라, 심할 경우에는 트랜지스터가 2개의 Vt를 갖는 험프(hump) 현상이 나타나 트랜지스터의 특성 저하를 초래할 수 있다는 문제점이 있다. 이러한 디보트 현상은 적게는 소자의 누설전류가 증가하는 원인이 되기도 하고, 트랜지스터의 전기적 특성에서 험프(hump) 현상을 일으킬 뿐만 아니라, 심하면 후속 공정에서 전도성 막(예를 들어, 도전성 폴리 실리콘 등)을 패터닝하여 형성할 경우, 상부의 전도성막은 제거된다 하더라도 함몰된 내부에는 전도성막이 남아 단락(short) 불량을 일으킬 가능성이 높다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 장치에서 얕은 트렌치 분리(STI) 소자를 형성할 경우에 발생하는 디보트의 발생을 억제할 수 있는 반도체 장치의 소자 분리 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 장치의 소자 분리 방법은, 반도체 기판의 소정 영역 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막을 이용하여 사진 및 식각 공정으로 상기 반도체 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 패드 산화막 상부에 Al2O3로 이루어진 트렌치 라이너막을 형성하는 단계와, 상기 트렌치 내부에 트렌치 충진용 절연막을 증착하는 단계와, 상기 트렌치 충진용 절연막이 형성된 반도체 기판을 화학 기계적 연마(CMP) 공정으로 평탄화시키는 단계와, 상기 트렌치가 형성된 상부에 질소 이온(N+)을 주입하는 단계와, 질소 이온이 주입된 트렌치 상부를 소정의 온도로 어닐링을 수행하여, 상기 트렌치 내부에 질소 산화막(Oxynitride)을 형성하는 단계와, 그리고 습식 식각에 의해 상기 패드 산화막을 제거하여 얕은 트렌치 분리(STI)를 형성하는 단계를 포함하고, 상기 질소 산화막의 식각율은 상기 반도체 기판 상에 형성되는 열산화막보다 식각율이 낮으며, 질소 이온 주입 시 상기 얕은 트렌치 분리(STI) 이외의 액티브 영역은 상기 패드 산화막으로 마스킹되어 상기 트렌치 충진 부위에만 이온이 주입되는 특징이 있다.
여기서, 상기 질소 산화막의 식각율은 상기 반도체 기판 상에 형성되는 열산화막보다 식각율이 낮은 것이 바람직하다.
또한, 상기 질소 이온은 10 내지 50 keV에서 1E13 내지 5E15 ions/㎠로 주입되는 것이 바람직하다.
또한, 상기 어닐링은 850℃ 이상의 온도에서 10분 이상 수행되는 것이 바람직하다.
본 발명에 따르면, STI 형성시 CMP 공정 이후에 질소(N)를 주입하여 열처리를 통해 이산화실리콘(SiO2) 보다 식각율(Etch Rate)이 낮은 질소 산화막(Oxynitride)을 형성하여 후속 공정 클리닝에 의해 발생하는 디보트를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치의 소자 분리 방법을 상세히 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 얕은 트렌치 분리 소자를 형성하는 공정을 나타내는 도면들이다.
본 발명의 실시예에 따른 얕은 트렌치 분리 소자를 형성하는 공정은, 먼저 도 2a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역 상에 마스크용 패드 산화막(33)을 형성하게 된다. 구체적으로, 상기 패드 산화막(33) 상에 감광막(PR)을 형성하고, 이를 마스크로 하여 패드 산화막(33)을 식각한 다음에, 감광막 패턴을 제거하여 반도체 기판(31)의 표면 노출 부위를 일정 두께 식각하여 트렌치를 형성한다. 이때, 감광막을 도포하기 이전에 패드 산화막(33)의 빛반사에 의한 공정 방해를 방지하기 위해서 실리콘 질화막이나 실리콘 질소 산화막(silicon oxynitride)과 같은 물질로 형성된 반사방지막을 더 형성할 수도 있다. 또한, 마스크용 패드 산화막(33)에 트렌치 패턴을 형성할 때, 상기 반도체 기판(31)의 실리콘이 노출되도록 패드 산화막까지 제거할 수도 있다. 그리고 마스크용 패드 산화막(33)에 트렌치 패턴을 형성한 이후에 감광막을 바로 완전히 제거할 수도 있다.
이후, 도 2b에 도시된 바와 같이, 상기 마스크용 패드 산화막(13)을 이용하여 사진 및 식각 공정으로 상기 반도체 기판(11)에 소정 깊이의 트렌치(C)를 형성한다.
상기 사진 공정에서, 상기 감광막은 트렌치 패턴이 형성된 레티클을 장착한 정렬노광기(stepper)를 이용하여 정렬 노광한 후 현상액으로 현상함으로써, 트렌치 패턴이 형성된 감광막을 형성한다. 그런 다음, 건식 식각법을 이용하여 마스크용 패드 산화막에 트렌치 패턴을 형성한다. 이때 사용되는 건식 식각법은 반응성 이온 식각법(Reactive Ion Etching) 또는 플라즈마를 이용한 건식 식각법(Plasma enhanced Dry Etching) 등을 이용하여 일방성 식각을 하는 것이 바람직하다.
또한, 상기 트렌치 패턴이 전사된 마스크용 절연막을 마스크로 이용하여 건식식각법으로 반도체 기판의 기지 실리콘을 소정 깊이로 함몰시켜 트렌치를 형성한다. 이때, 상기 트렌치의 깊이는 0.1㎛ 내지 1㎛ 정도로 반도체 장치의 특성이나 디자인 룰(design rule)에 따라 적절히 선택할 수 있다. 상기 트렌치의 단면에 있어, 양측 벽이 하부로 갈수록 좁아지는 테이퍼(taper) 형태를 이룰 수도 있는데, 그 이유는 후속 공정에서 트렌치를 절연막으로 충진할 때 중앙에 보이드(void)가 발생하지 않기 때문이다. 이렇게 트렌치 식각을 할 때에는, 마스크용 패드 산화막 상에 형성된 감광막을 잔류시킨 채 공정을 진행할 수도 있고, 감광막을 소정의 세정 공정을 거쳐 완전히 제거하고 단지 마스크용 패드 산화막만을 마스크로 이용하여 트렌치 식각 공정을 진행할 수도 있다. 그런데, 상기 감광막에 함유된 유기물들에 의해서 반도체 기판(31)인 실리콘이 오염되는 것을 방지하기 위해서는 감광막 을 완전히 제거하고 마스크용 패드 산화막(33)만을 마스크로 이용하여 반도체 기판(31)을 트렌치 식각하는 것이 소자의 전기적 특성을 고려할 때 바람직하다.
이상의 트렌치 식각 공정에 의해서 형성된 트렌치 내벽에 열적 산화법(Thermal Oxidation)을 이용하여 보호용 산화막(도시되지 않음)을 형성할 수도 있다. 이 때, 사용되는 열적 산화법은 건식산화법(Dry Oxidation)으로서, 950℃의 비교적 높은 온도에서 산소(O2)가스를 유입시켜 실리콘 산화막을 형성하며, 동시에 반도체 기판인 실리콘이 드러난 부위에 오염된 금속을 제거하기 위해 염산가스(HCl)를 같이 주입시켜 공정을 진행하는 것이 바람직하다(이를 클린 산화막 형성 공정(Clean oxidation)이라 한다). 그러면, 금속에 오염되지 않은 깨끗한 보호용 산화막이 트렌치 내에 형성될 수 있다. 물론, 이 때, 실리콘 질화막이나 이미 실리콘 산화막이 형성된 부분은 거의 산화막이 형성되지 않는다. 이러한 보호용 산화막은, 공정이 진행되는 동안 트렌치 식각 시에 발생된 플라즈마 손상을 치유하고 손상에 의한 결함이 발생된 부분을 산화시켜 결함을 감소시키는 기능을 한다. 또한, 후속으로 진행되는 다른 공정으로부터 오염물질(전이 금속 및 유기물질 등)이 침투하는 것을 방지할 뿐만 아니라 트렌치 내의 충진 절연막의 누적 스트레스가 직접 전달되는 것을 막아주는 완충 역할을 한다.
이후, 도 2c에 도시된 바와 같이, 상기 패드 산화막(13) 상에 트렌치 라이너막을 형성한 후에, 상기 트렌치(C) 내부에 트렌치 충진용 절연막을 증착하게 된다. 나중에 형성될 STI의 손상을 방지하기 위해서 트렌치 내부 계면을 따라 전면에 걸쳐 STI 라이너 산화(Liner Oxidation)시키고, 상기 트렌치 내부가 충분히 채워지도록 충진재, 예를 들어, TEOS(tetra-ethyl-ortho-silicate)(15)를 증착한다.
상기 트렌치 라이너막은 트렌치 영역의 산화막이 후속되어 진행되는 습식 세정이나 습식 식각에 침해받지 않도록 보호막을 형성하기 위한 것이다. 이러한 트렌치 라이너막은 보호막으로서 역할을 해야 하므로, 트렌치 라이너막으로서 밀도가 높아 보호막 역할을 할 수 있는 산화알루미늄(Al2O3)으로 형성하는 것이 바람직하다. 또한, BN(Boro nitride)나 비교적 밀도와 경도가 높아 용액이나 불순물 원소가 침투하지 못하도록 저압 화학기상 증착법으로 형성된 실리콘 질화막을 사용할 수도 있다. 여기서 BN은 저압 화학기상증착법(LP CVD)과 ALD(Atomic layer deposition)법 중 어느 하나에 의해서 형성될 수 있고, 산화알루미늄(Al2O3)은 포토 화학기상증착법의 일종인 ALD(Atomic layer deposition)법에 의해서 형성될 수 있다.
이와 같은 트렌치 내부를 충진용 절연막으로 충진하는 단계에서는, 먼저, 트렌치를 완전히 충진할 수 있도록 반도체 기판 전체를 충진용 절연막인 실리콘 산화막을 두껍게 형성할 수 있다. 이때, 실리콘 산화막은 화학기상 증착법 중에서 주로 증착 속도가 높은 플라즈마를 이용한 화학기상 증착법에 의해 형성된다. 이렇게 형성된 실리콘 산화막은 구조가 엉성하여 밀도가 낮기 때문에, 고온의 반응로 내에서 800℃ 내지 1150℃의 열처리 온도와 불활성 가스 분위기에서 소정시간 열처리를 하여 충진용 실리콘 산화막을 고밀화(densification)시킨다. 그런 다음, 고 밀화된 충진용 실리콘 산화막을 화학적 기계 연마법(CMP)을 이용하여 마스크용 절연막이 드러나도록 전면을 평탄하게 연마해 내어 제거한다. 이때, 화학적 기계 연마 시에 연마 정지층으로서 마스크용 절연막의 실리콘 질화막을 이용하여 연마가 마스크용 절연막 상에서 정지되게 할 수 있다.
즉, 도 2d에 도시된 바와 같이, 상기 트렌치가 형성된 상부를 화학 기계적 연마(CMP) 공정으로 평탄화시키게 된다.
이후, 도 2e에 도시된 바와 같이, 질소 이온(N+)을 상기 트렌치 상부에 주입하게 된다. 여기서, 상기 질소 이온 주입 시에 상기 STI 이외의 액티브 영역은 상기 패드 산화막(33)으로 마스킹되어 상기 트렌치 충진 부위(35')에만 이온이 주입된다. 여기서, 상기 질소 이온은 10 내지 50 keV에서 1E13 내지 5E15 ions/㎠로 주입되는 것이 바람직하다.
이후, 도 2f에 도시된 바와 같이, 소정의 온도로 어닐링을 수행하여, 상기 트렌치 내부에 질소 산화막(Oxynitride)(35')을 형성하게 된다. 상기 어닐링은 850℃ 이상의 온도에서 10분 이상 수행되는 것이 바람직하다. 여기서, 상기 질소 산화막의 식각율은 상기 반도체 기판 상의 열산화막보다 식각율이 낮아야 한다. 통상적으로, 전술한 트렌치 소자 분리시 발생할 수 있는 디보트 형성 및 그 크기를 최소화하는 통상적인 방법은 얕은 트렌치 분리부를 충진하는데 사용되는 산화물을 어닐링하는 것이다. 산화물을 어닐링하면 불산(hydrofluoric acid : HF) 수용액 내에서의 식각 속도가 감소되어, 디보트를 생성하는 HF 부식이 최소화될 수 있다.
이후, 도 2g에 도시된 바와 같이, 습식 식각에 의해 상기 패드 산화막을 제 거하여 STI를 형성하게 된다.
이후, 도 2h에 도시된 바와 같이, 후속적으로 클리닝 공정을 수행하여 소자 분리 공정을 완료하게 된다. 도 1g와 도 2h를 비교하면, 도 1g에서 발생된 디보트(B)가 도 2g의 D로 도시된 바와 같이 현저하게 감소되었음을 알 수 있다.
결론적으로, 본 발명에 따르면, STI CMP 평탄화 공정 이후에 이루어지는 질소 이온 주입 공정은 질소 이온(N+)을 TEOS 충진재 상부에 주입하고, 이후 어닐링을 하여 질소 산화막(Oxynitride)을 형성하게 된다. 이때, 상기 질소 이온은 STI 이외에 액티브 영역이 패드 산화막으로 마스킹되고, STI TEOS 충진재 상부에만 주입되게 된다. 이후 후속 공정 클리닝에서 질소 산화막은 식각율이 반도체 기판 상부에 형성된 열산화막보다 낮기 때문에 클리닝 진행에 따른 리세스(recess) 현상이 감소되어 디보트 발생이 억제되게 된다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따른 반도체 장치의 소자 분리 방법은 STI 형성시 CMP 공정 이후에 질소(N+)를 주입하여 열처리를 통해 열산화막(SiO2) 보다 식각율(Etch Rate)이 낮은 질소 산화막을 형성하고, 후속 공정 클리닝에 의해 발생하는 디보트를 억제함 으로써 게이트의 열화 현상 및 소자 누설을 개선할 수 있다.

Claims (5)

  1. 반도체 기판의 소정 영역 상에 패드 산화막을 형성하는 단계와,
    상기 패드 산화막을 이용하여 사진 및 식각 공정으로 상기 반도체 기판에 소정 깊이의 트렌치를 형성하는 단계와,
    상기 패드 산화막 상부와 상기 트렌치 내부에 Al2O3로 이루어진 트렌치 라이너막을 형성하는 단계와,
    상기 트렌치 내부에 트렌치 충진용 절연막을 증착하는 단계와
    상기 트렌치 충진용 절연막이 형성된 반도체 기판을 화학 기계적 연마(CMP) 공정으로 평탄화시키는 단계와,
    상기 트렌치가 형성된 상부에 질소 이온(N+)을 주입하는 단계와,
    질소 이온이 주입된 트렌치 상부를 소정의 온도로 어닐링을 수행하여, 상기 트렌치 내부에 질소 산화막(Oxynitride)을 형성하는 단계와, 그리고
    습식 식각에 의해 상기 패드 산화막을 제거하여 얕은 트렌치 분리(STI)를 형성하는 단계를 포함하며,
    상기 질소 산화막의 식각율은 상기 반도체 기판 상에 형성되는 열산화막보다 식각율이 낮으며, 질소 이온 주입 시 상기 얕은 트렌치 분리(STI) 이외의 액티브 영역은 상기 패드 산화막으로 마스킹되어 상기 트렌치 충진 부위에만 이온이 주입되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제1항에 있어서,
    상기 질소 이온은 10 내지 50 keV에서 1E13 내지 5E15 ions/㎠로 주입되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  3. 제1항에 있어서,
    어닐링은 850℃ 이상의 온도에서 10분 이상 수행되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  4. 삭제
  5. 삭제
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