CN107731685B - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN107731685B CN107731685B CN201610662471.8A CN201610662471A CN107731685B CN 107731685 B CN107731685 B CN 107731685B CN 201610662471 A CN201610662471 A CN 201610662471A CN 107731685 B CN107731685 B CN 107731685B
- Authority
- CN
- China
- Prior art keywords
- fin
- forming
- substrate
- cleaning
- annealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 106
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000000137 annealing Methods 0.000 claims abstract description 61
- 238000004140 cleaning Methods 0.000 claims abstract description 57
- 239000011241 protective layer Substances 0.000 claims abstract description 39
- 239000010410 layer Substances 0.000 claims description 80
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 229910052731 fluorine Inorganic materials 0.000 claims description 11
- 239000011737 fluorine Substances 0.000 claims description 11
- 239000007943 implant Substances 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000002253 acid Substances 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 29
- 239000000463 material Substances 0.000 description 25
- 238000000059 patterning Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 125000001153 fluoro group Chemical group F* 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical class [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910019975 (NH4)2SiF6 Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- 229910004074 SiF6 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- XLYOFNOQVPJJNP-ZSJDYOACSA-N heavy water Substances [2H]O[2H] XLYOFNOQVPJJNP-ZSJDYOACSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000012086 standard solution Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
一种半导体结构的形成方法，包括：形成衬底，所述衬底上具有鳍部，所述鳍部表面具有保护层；去除所述保护层；对去除所述保护层的鳍部表面进行退火处理；对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。本发明技术方案，在去除所述保护层之后，对去除所述保护层的鳍部表面进行退火处理；之后再对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。所述退火处理能够使所述鳍部表面的残留物氧化，之后在通过清洗处理去除氧化后的残留物，这种做法能够有效的去除所述鳍部表面的残留物，从而提高所述鳍部表面的清洁程度，为后续工艺提供清洁表面，达到提高所形成半导体结构性能的目的。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着MOS器件尺寸的减小，MOS器件的沟道随之缩短。由于沟道缩短，MOS器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。
为了进一步缩小MOS器件的尺寸，现有技术发展了多面栅场效应晶体管结构，以提高MOS器件栅极的控制能力，抑制短沟道效应。其中鳍式场效应晶体管就是一种常见的多面栅结构晶体管。
鳍式场效应晶体管为立体结构，包括衬底，所述衬底上形成有一个或多个凸出的鳍，鳍之间设置有绝缘隔离部件；栅极横跨于鳍上且覆盖所述鳍的顶部和侧壁。由于这种立体结构与传统平面结构的晶体管具有较大区别，部分工艺如果操作不当可能对形成器件的电学性能造成很大影响。
鳍式场效应晶体管的源区、漏区和沟道均位于鳍部内，鳍部的形成工艺直接影响所形成晶体管的性能。但是现有技术中形成的半导体结构，存在鳍部内沟道中载流子的迁移率低的问题，从而影响了所形成半导体结构的性能。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以提高沟道内载流子的迁移率，进而提高所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成衬底，所述衬底上具有鳍部，所述鳍部表面具有保护层；去除所述保护层；对去除所述保护层的鳍部表面进行退火处理；对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。
可选的，进行退火处理的步骤中，通过退火处理在鳍部表面形成氧化物。
可选的，进行退火处理的步骤包括：采用水汽退火的方式进行所述退火处理，或者在退火过程中通入含氧气体的方式进行所述退火处理。
可选的，在退火过程中通入含氧气体的方式进行所述退火处理的步骤中，所述含氧气体包括氧气或臭氧。
可选的，进行退火处理的步骤中，所述退火时间在2s到50s范围内。
可选的，进行退火处理的步骤中，所述退火温度在450℃到1000℃范围内。
可选的，进行清洗处理的步骤包括：通过酸洗的方式进行所述清洗处理。
可选的，通过酸洗的方式进行所述清洗处理的步骤中，采用氢氟酸进行所述清洗处理。
可选的，采用氢氟酸进行所述清洗处理的步骤中，所述氢氟酸中氟化氢的质量与水的质量的比值在1:500以下。
可选的，进行清洗处理的步骤中，清洗温度在10℃到50℃范围内。
可选的，进行清洗处理的步骤中，清洗时间在2s到500s范围内。
可选的，形成衬底之后，去除所述保护层之前，所述形成方法还包括：对所述鳍部进行离子注入。
可选的，对所述鳍部进行离子注入的步骤中，所述离子注入包括：阱注入、防穿通注入或者阈值电压调节注入。
可选的，形成衬底的步骤中，所述衬底包括第一区域和第二区域，位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；对所述鳍部进行离子注入的步骤包括：在所述第一鳍部和所述第一区域衬底上形成注入掩膜层；以所述注入掩膜层为掩膜对所述第二鳍部进行所述离子注入。
可选的，去除所述保护层的步骤包括：采用含氟气体去除所述保护层。
可选的，采用含氟气体去除所述保护层的步骤中，所述含氟气体包括：NF3。
可选的，采用含氟气体去除所述保护层的步骤中，工艺温度在大于或等于100℃。
可选的，去除所述保护层的步骤包括：采用SiCoNi刻蚀的方式去除所述保护层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案，在去除所述保护层之后，对去除所述保护层的鳍部表面进行退火处理；之后再对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。所述退火处理能够使所述鳍部表面的残留物氧化，之后在通过清洗处理去除氧化后的残留物，这种做法能够有效的去除所述鳍部表面的残留物，从而提高所述鳍部表面的清洁程度，为后续工艺提供清洁表面，达到提高所形成半导体结构性能的目的。
附图说明
图1至图3示出了一种半导体结构形成方法各个步骤对应的剖面示意图。
图4至图10示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面示意图。
具体实施方式
由背景技术可知，现有技术中的半导体结构存在沟道内载流子迁移率低的问题。现结合半导体结构形成过程分析其沟道内载流子低问题的原因：
参考图1至图3，示出了一种半导体结构形成方法各个步骤对应的剖面示意图。
参考图1，首先提供衬底10，所述衬底10上具有鳍部11，相邻鳍部11间填充有隔离层12，所述鳍部11表面覆盖有屏蔽氧化层13。
参考图2，对所述鳍部11进行离子注入。所述屏蔽氧化层13在所述离子注入过程中保护所述鳍部11表面不受损伤。
结合参考图3，去除所述屏蔽氧化层13(如图2所示)，在所述鳍部11上形成栅极结构。
具体的，所述屏蔽氧化层13往往采用含氟气体方法去除。所以在去除所述屏蔽氧化层13之后，所述鳍部11表面会有氟原子残留。鳍部11表面氟原子残留会影响鳍部11的表面形貌，而且氟原子与硅原子反应形成的副产物14无法由1号标准溶液去除。所以所述鳍部11表面氟原子的残留，会影响所形成鳍部11与栅极结构之间界面的性能，进而影响位于所述鳍部11内的沟道性能，影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供一种半导体结构，包括：
形成衬底，所述衬底上具有鳍部，所述鳍部表面具有保护层；去除所述保护层；对去除所述保护层的鳍部表面进行退火处理；对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。
本发明技术方案，在去除所述保护层之后，对去除所述保护层的鳍部表面进行退火处理；之后再对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。所述退火处理能够使所述鳍部表面的残留物氧化，之后在通过清洗处理去除氧化后的残留物，这种做法能够有效的去除所述鳍部表面的残留物，从而提高所述鳍部表面的清洁程度，为后续工艺提供清洁表面，达到提高所形成半导体结构性能的目的。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图4至图10，示出了本发明半导体结构形成方法一实施例各个步骤中间结构的剖面示意图。
参考图4和图5，形成衬底100，所述衬底100上具有鳍部110，所述鳍部110表面具有保护层130。
所述衬底100用于提供半导体工艺的操作平台；所述鳍部110用于形成具有鳍部的半导体结构。此外本实施例中，相邻鳍部110之间还形成有隔离层120。所述隔离层120用于实现相邻鳍部110之间的电隔离。
本实施例中，形成所述衬底100的步骤包括：提供基底；刻蚀所述基底，形成所述衬底100以及位于所述衬底100表面的鳍部110。
具体的，首先提供基底。
所述基底用于为后续工艺提供操作平台，以及刻蚀形成鳍部110。所述基底的材料选自单晶硅、多晶硅或者非晶硅；所述基底也可以选自硅、锗、砷化镓或硅锗化合物；所述基底还可以是其他半导体材料。本实施例中，所述基底材料为单晶硅，因此所述衬底100和所述鳍部110的材料均为单晶硅。
在本发明的其他实施例中，所述基底还可以选自具有外延层或外延层上硅结构。具体的，所述基底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所属形成鳍部的高度。
之后，参考图4，刻蚀所述基底，形成所述衬底100以及位于所述衬底100表面的鳍部110。
刻蚀所述基底以形成所述衬底100和所述鳍部110的步骤包括：在所述基底表面形成图形化的刻蚀掩模层，以所述图形化的刻蚀掩模层为掩模，刻蚀所述基底，形成所述衬底100和位于衬底100表面的鳍部110。
图形化的所述刻蚀掩模层用于定义所述鳍部110的尺寸和位置。形成图形化的所述刻蚀掩模层的步骤包括：在所述基底表面形成掩膜材料层；在所述掩膜材料层表面形成图形化层；以所述图形化层为掩膜刻蚀所述掩膜材料层直至露出所述基底表面，形成所述刻蚀掩模层。具体的，所述刻蚀掩模层的材料可以为氮化硅。
为了缩小所形成鳍部110的特征尺寸，减小相邻鳍部110之间的距离，本实施例中，所述图形化层通过多重图形化掩膜工艺形成。具体的，所述多重图形化掩膜工艺为自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺。
但是采用自对准双重图形化工艺形成所述图形化层的做法仅为一示例，本发明的一些实施例中，所述图形化层还可以通过其他多重图形化掩膜工艺形成，例如自对准三重图形化(Self-aligned Triple Patterned)工艺或自对准四重图形化(Self-alignedDouble Double Patterned，SaDDP)工艺。
此外，为了降低工艺难度，减少工艺步骤，本发明另一些实施例中，所述图形化层还可以为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。
刻蚀所述基底的工艺为各向异性的干法刻蚀工艺。因此所述形成的鳍部110的侧壁相对于所述衬底100的表面垂直或倾斜。本实施例中，所述鳍部110的侧壁相对于所述衬底100表面倾斜，所以所述鳍部110的底部尺寸大于顶部尺寸。本发明一些实施例中，所述鳍部的侧壁垂直于所述衬底的表面，因此所述鳍部的底部尺寸与顶部尺寸相等。
继续参考图4，形成所述衬底100和所述鳍部110之后，在相邻鳍部110之间填充隔离层120。
所述隔离层120用于实现相邻鳍部110间的电隔离。本实施例中，所述隔离层202的材料为氧化硅。所述隔离层202的材料还可以为氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。
具体的，形成所述隔离层120的材料包括：在相邻所述鳍部110之间填充介质材料，形成隔离材料层，所述隔离材料层的顶部表面高于所述鳍部110的顶部表面；平坦化所述隔离材料层直至露出所述鳍部110的顶部表面位置；在平坦化所述隔离材料层之后，回刻所述隔离材料层，露出所述鳍部侧壁的部分表面，形成所述隔离层120。
具体的，所述隔离材料层的形成工艺包括化学气相沉积或物理气相沉积，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)。
平坦化所述隔离材料层的步骤包括：采用化学机械研磨工艺平坦化所述隔离材料层。形成所述隔离层120的步骤包括：采用各向异性的干法刻蚀工艺回刻所述隔离材料层，形成所述隔离层120。
需要说明的是，本实施例中，所述衬底100包括用于形成第一类型晶体管的第一区域100a以及用于形成第二类型晶体管的第二区域100b，位于第一区域100a衬底上的鳍部110为第一鳍部110a；位于第二区域100b衬底上的鳍部为110为第二鳍部110b。
之后参考图5，形成覆盖所述鳍部110表面的保护层130。
所述保护层130用于在半导体工艺中保护鳍部110表面不受损伤。具体的，本实施例中，所述保护层130为遮蔽氧化层(Screen Oxide)。所以，所述保护层130的材料包括氧化硅，可以通过化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成。
结合参考图6至图7，去除所述保护层130(如图5所示)。
参考图6，本实施例中，在形成衬底100之后，在去除所述保护层130之前，所述形成方法还包括：对所述鳍部进行离子注入。本实施例中，所述保护层130用于在离子注入过程中保护所述鳍部表面不受离子注入工艺的损伤。
本实施例中，所述衬底100包括第一区域100a和第二区域100b，所述鳍部包括第一鳍部110a和第二鳍部110b。所以对所述鳍部进行离子注入的步骤包括：在所述第一鳍部110a和所述第一区域100a衬底100上形成注入掩膜层140；以所述注入掩膜层140为掩膜对所述第二鳍部110b进行所述离子注入。具体的，所述注入掩膜层140的材料包括光刻胶。
需要说明的是，本实施例中，仅对所述第二鳍部100b进行离子注入的做法仅为一示例。在本发明其他实施例中，所述离子注入也可以对所述衬底上的所有鳍部进行；在另一些实施例中，所述离子注入还可以包括对所述衬底不同区域分别进行不同的离子注入。
此外，对所述鳍部110进行离子注入的步骤中，所述离子注入包括：阱注入、防穿通注入或者阈值电压调节注入。其中，所述阱注入用于向所述鳍部内注入掺杂离子，在所述鳍部内形成阱区；所述防穿通注入用于向所述鳍部内注入防穿通离子，在所述鳍部底部形成防穿通层，以防止所形成半导体结构出现源漏穿通现象；所述阈值电压调节注入用于向所述鳍部内注入阈值电压调节离子，以调节所形成半导体结构的阈值电压。
在离子注入之后，所述形成方法还包括：进行退火处理，以向所述鳍部内注入的离子。具体的，所述退火处理可以通过尖峰退火工艺实现。
结合参考图7，去除所述保护层130(如图6所示)。
本实施例中，所述保护层130的材料为氧化硅。所以去除所述保护层130的步骤包括：采用SiCoNi刻蚀的方式去除所述保护层130。具体的，去除所述保护层130的步骤包括：采用含氟气体去除所述保护层130。本实施例中，所述含氟气体包括：NF3；去除所述保护层130的过程中，所采用的气体还包括NH3。
所以在SiCoNi刻蚀方法，采用NF3和NH3气体进行刻蚀过程中的化学反应为：
SiO2(s)+2NF3(plasma)+4NH3(plasma)→2H2O(g)+2N2(g)+2(NH4)2SiF6(s)
需要说明的是，由于(NH4)2SiF6固体在大于100℃的条件下会发生反应：
(NH4)2SiF6(solid)→SiF4(gas)+NH3(gas)+HF(gas)
所以本实施例中，采用含氟气体进行所述SiCoNi刻蚀的步骤中，工艺温度在大于或等于100℃。
需要说明的是，在去除所述保护层130的过程中，会在所述鳍部110表面形成残留物131。所述残留物131的形成会影响所形成鳍部110的表面形成，影响所述鳍部110与后续形成于所述鳍部110上的栅极结构之间界面的性能，会降低所述鳍部110内沟道的性能，从而影响所形成半导体结构的性能。
参考图8，对去除所述保护层130的鳍部110表面进行退火处理。
所述退火处理用于氧化所述残留物131(如图7所述)，所以进行退火处理的步骤中，通过退火处理在所述鳍部110表面形成氧化物141。具体的，进行退火处理的步骤包括：采用水汽退火的方式进行所述退火处理。
需要说明的是，采用水汽退火方式进行所述退火处理的做法仅为一示例。在本发明其他实施例中，进行退火处理的步骤包括：在退火过程中通入含氧气体的方式进行所述退火处理。具体的，所述含氧气体包括氧气或臭氧。
如果所述退火处理的温度太低，则难以去除所述残留物131，实现清洗的目的；如果所述退火处理的问题太高，则可能引起工艺风险提高，增加工艺难度。具体的，采用水汽退火的方式进行所述退火处理的步骤中，所述退火温度在450℃到1000℃范围内。
此外，如果所述退火处理的时间太短，则难以完全去除所述残留物131，难以实现清理所述鳍部110表面的目的；如果所述退火处理的时间太长，则容易增加工艺风险，提高工艺难度。具体的，采用水汽退火的方式进行所述退火处理的步骤中，所述退火时间在2s到50s范围内。
结合参考图9，对退火后的所述鳍部110表面进行清洗处理，露出所述鳍部110的表面。
所述清洗处理用于去除所述氧化物141(如图8所示)，从而达到去除所述鳍部表面残留物，为后续半导体工艺提供清洁操作平面的目的。具体的，进行清洗处理的步骤包括：通过酸洗的方式进行所述清洗处理，去除所述氧化物141，露出所述鳍部110的表面。本实施例中，通过酸洗的方式进行所述清洗处理的步骤包括，采用氢氟酸进行所述清洗处理。
需要说明的是，采用氢氟酸进行所述清洗处理的步骤中，所述氢氟酸为超稀氢氟酸。具体的，所述超稀氢氟酸中，氟化氢的质量与水的质量的比值在1:500以下。
此外，由于所述隔离层120的材料也是氧化物，所以所述清洗过程中，所述隔离层120也会有损失。所以如果清洗过程中清洗温度太高，会造成隔离层120损失过多，从而会影响所形成半导体结构中所述鳍部110之间的电隔离性能；如果清洗过程中清洗温度太低，则难以完全露出所述鳍部110的表面。所以，在进行清洗处理的步骤中，清洗温度在10℃到50℃范围内，从而避免所述隔离层过度损失。
此外，如果清洗时间过长，也会造成隔离层120损失过多，从而影响所述鳍部110的电隔离性能；如果清洗时间过短，则难以完全露出所述鳍部110的表面。所以进行清洗处理的步骤中，所述清洗时间在2s到500s范围内。
参考图10，本实施例中，进行退火处理之后，所述形成方法还包括：形成覆盖所述鳍部110表面的氧化层150。
本实施例中，通过原位蒸汽形成(In Situ Steam Generation,ISSG)的方式形成所述氧化层150。通过原位蒸汽形成的方式形成所述氧化层150，还可以在形成氧化层150的同时，圆滑所述鳍部110的拐角，从而为后续工艺提供光滑的表面环境。
需要说明的是，本实施例中，所述氧化层150为后续用于形成所述半导体结构中栅极结构的栅氧层。但是这种做法仅为一示例，本发明其他实施例中，所述氧化层还可以是衬垫层等其他功能膜层。
综上，本发明技术方案，在去除所述保护层之后，对去除所述保护层的鳍部表面进行退火处理；之后再对退火后的所述鳍部表面进行清洗处理，露出所述鳍部的表面。所述退火处理能够使所述鳍部表面的残留物氧化，之后在通过清洗处理去除氧化后的残留物，这种做法能够有效的去除所述鳍部表面的残留物，从而提高所述鳍部表面的清洁程度，为后续工艺提供清洁表面，达到提高所形成半导体结构性能的目的。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
形成衬底，所述衬底上具有鳍部，所述鳍部的表面具有保护层；
采用含氟气体去除所述保护层，在所述鳍部的表面形成残留物；
对去除所述保护层的鳍部表面进行退火处理，通过退火处理氧化所述残留物、在所述鳍部的表面形成氧化物；
对退火后的所述鳍部的表面进行清洗处理，去除所述氧化物，露出所述鳍部的表面。
2.如权利要求1所述的形成方法，其特征在于，进行退火处理的步骤包括：采用水汽退火的方式进行所述退火处理，或者在退火过程中通入含氧气体的方式进行所述退火处理。
3.如权利要求2所述的形成方法，其特征在于，在退火过程中通入含氧气体的方式进行所述退火处理的步骤中，所述含氧气体包括氧气或臭氧。
4.如权利要求1所述的形成方法，其特征在于，进行退火处理的步骤中，所述退火的时间在2s到50s范围内。
5.如权利要求1所述的形成方法，其特征在于，进行退火处理的步骤中，所述退火的温度在450℃到1000℃范围内。
6.如权利要求1所述的形成方法，其特征在于，进行清洗处理的步骤包括：通过酸洗的方式进行所述清洗处理。
7.如权利要求6所述的形成方法，其特征在于，通过酸洗的方式进行所述清洗处理的步骤中，采用氢氟酸进行所述清洗处理。
8.如权利要求7所述的形成方法，其特征在于，采用氢氟酸进行所述清洗处理的步骤中，所述氢氟酸中氟化氢的质量与水的质量的比值在1:500以下。
9.如权利要求1所述的形成方法，其特征在于，进行清洗处理的步骤中，清洗温度在10℃到50℃范围内。
10.如权利要求1所述的形成方法，其特征在于，进行清洗处理的步骤中，清洗时间在2s到500s范围内。
11.如权利要求1所述的形成方法，其特征在于，形成衬底之后，去除所述保护层之前，所述形成方法还包括：对所述鳍部进行离子注入。
12.如权利要求11所述的形成方法，其特征在于，对所述鳍部进行离子注入的步骤中，所述离子注入包括：阱注入、防穿通注入或者阈值电压调节注入。
13.如权利要求11所述的形成方法，其特征在于，形成衬底的步骤中，所述衬底包括第一区域和第二区域，位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；
对所述鳍部进行离子注入的步骤包括：
在所述第一鳍部和所述第一区域衬底上形成注入掩膜层；
以所述注入掩膜层为掩膜对所述第二鳍部进行所述离子注入。
14.如权利要求1所述的形成方法，其特征在于，采用含氟气体去除所述保护层的步骤中，所述含氟气体包括：NF3。
15.如权利要求1所述的形成方法，其特征在于，采用含氟气体去除所述保护层的步骤中，工艺温度在大于或等于100℃。
16.如权利要求1所述的形成方法，其特征在于，去除所述保护层的步骤包括：采用SiCoNi刻蚀的方式去除所述保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610662471.8A CN107731685B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610662471.8A CN107731685B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107731685A CN107731685A (zh) | 2018-02-23 |
| CN107731685B true CN107731685B (zh) | 2020-10-09 |
Family
ID=61199928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610662471.8A Active CN107731685B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107731685B (zh) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080054361A1 (en) * | 2006-08-30 | 2008-03-06 | Infineon Technologies Ag | Method and apparatus for reducing flicker noise in a semiconductor device |
-
2016
- 2016-08-12 CN CN201610662471.8A patent/CN107731685B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107731685A (zh) | 2018-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI608543B (zh) | 半導體裝置與其製造方法 | |
| CN104008994B (zh) | 半导体装置的制造方法 | |
| KR101639483B1 (ko) | 반도체 디바이스의 ｆｉｎ 구조물 및 그 제조 방법 | |
| US8383485B2 (en) | Epitaxial process for forming semiconductor devices | |
| CN107919284B (zh) | 半导体结构的形成方法 | |
| US8564068B2 (en) | Device and methods for small trench patterning | |
| CN107437506B (zh) | 半导体结构的形成方法 | |
| TW201724217A (zh) | 半導體結構與其製造方法 | |
| KR101831037B1 (ko) | 반도체 디바이스 구조체를 형성하기 위한 방법 | |
| CN106952816B (zh) | 鳍式晶体管的形成方法 | |
| US10056465B2 (en) | Transistor device and fabrication method | |
| CN107492521B (zh) | 半导体结构及形成方法 | |
| CN108807377B (zh) | 半导体器件及其形成方法 | |
| US7851328B2 (en) | STI stress modulation with additional implantation and natural pad sin mask | |
| CN107591364B (zh) | 半导体结构及其形成方法 | |
| CN107731685B (zh) | 半导体结构的形成方法 | |
| CN110034187B (zh) | 半导体结构及其形成方法 | |
| CN112151382A (zh) | 半导体结构及其形成方法 | |
| CN107731751B (zh) | 半导体结构及其形成方法 | |
| CN107591331B (zh) | 半导体结构及其形成方法 | |
| CN113130312B (zh) | 半导体结构的形成方法 | |
| CN109841527B (zh) | 半导体结构及其形成方法 | |
| CN110034069B (zh) | 半导体结构及其形成方法 | |
| CN109786337B (zh) | 半导体结构及其形成方法 | |
| CN108206159B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |