KR20000059513A

KR20000059513A - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법

Info

Publication number: KR20000059513A
Application number: KR1019990007157A
Authority: KR
Inventors: 김서원; 현연웅
Original assignee: 황인길; 아남반도체 주식회사
Priority date: 1999-03-04
Filing date: 1999-03-04
Publication date: 2000-10-05
Also published as: US6255176B1; KR100281192B1

Abstract

반도체 소자 분리를 위한 트렌치의 절연 특성을 좌우하는 라이너 산화막을 단시간의 공정으로 막질 특성이 우수하도록 형성함과 동시에 트렌치 측벽 에지 코너의 절연 특성을 향상시키기 위한 코너 라운딩을 완벽하게 하기 위하여, 실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성하고, 포토리소그래피 공정에 의해 실리콘웨이퍼의 소자 분리 영역에 트렌치를 형성한다. 그리고, IN-SITU 공정에 의해 실리콘웨이퍼를 급속 열산화하여 1차 라이너 산화막을 형성하고, 급속 열처리하여 1차 라이너 산화막의 외벽에 2차 라이너 질화막을 형성한 후, 급속 열산화하여 2차 라이너 질화막의 외벽에 3차 라이너 습식 산화막을 형성한다. 이후, 실리콘웨이퍼 전면에 절연막을 증착하여 트렌치를 절연막으로 매입하고, 어닐링하여 밀도를 증가시킨 후, 절연막을 평탄화하여 트렌치 내부에만 절연막이 남도록 함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.

Description

반도체 소자 분리를 위한 얕은 트렌치 제조 방법{METHOD FOR MANUFACTURING SHALLOW TRENCH ISOLATION}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 제조 공정중 반도체 소자와 소자 사이를 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.

일반적으로 반도체 소자 분리 방법으로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다.

LOCOS는 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.

그러나, LOCOS 소자 분리 방법을 이용하면, 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.

이러한 것을 극복하기 위하여 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다.

트렌치 소자 분리에서는 실리콘웨이퍼에 얕은 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리하다.

그러면, 첨부된 도 1a 내지 도 1e를 참조하여 종래의 반도체 소자 분리를 위한 얕은 트렌치 제조 방법을 설명한다.

먼저, 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)에 후속 공정에서 형성될 질화막과 실리콘웨이퍼 사이에 발생하는 스트레스를 흡수하기 위한 패드 산화막(2)을 형성하고, 그 상부에 질화막(3)을 형성한다. 그리고, 패드 산화막(2)과 질화막(3)이 형성된 실리콘 웨이퍼(1) 상에 감광막을 도포하고, 트렌치 패턴이 형성된 마스크를 통해 감광막을 노광 현상하여 트렌치 형성을 위한 감광막 패턴(4)을 형성한다.

그 다음, 도 1b에 도시한 바와 같이, 실리콘 웨이퍼를 건식 식각 챔버에 장입하여 감광막 패턴(4)을 마스크로 드러난 질화막(3) 및 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 소자 분리 영역에 얕은 트렌치를 형성한다.

그 다음, 도 1c에 도시한 바와 같이, 질화막(3) 상부의 감광막 패턴을 제거하고 실리콘웨이퍼(1)를 세정한 후, 퍼니스(furnace)에 의한 고온 장시간의 열산화 공정으로 트렌치 내벽에 수 100Å 이상 두께의 치밀화 라이너 산화막(5)을 형성한다.

그 다음, 도 1d에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 화학 기상 증착법(CVD ; chemical vapor deposition)으로 절연막(6)을 두껍게 증착하여 트렌치 내부가 절연막(6)으로 완전히 매입되도록 한다.

그 다음, 도 1e에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 증착된 절연막(6)을 어닐링(annealing)하여 치밀화한 후, 감광막을 도포하고, 트렌치 패턴과 반대의 패턴이 형성된 마스크 즉, 리벌스(reverse) 마스크로 노광 현상하여 감광막 패턴을 형성한다. 그리고, 감광막 패턴을 마스크로 절연막(6)을 식각하여 트렌치 영역에만 절연막(6)이 남도록 한 후, 감광막 패턴을 제거하고, 화학 기계적 연마(CMP ; chemical mechanical poishing) 공정에 의해 질화막(3)을 연마 정지막으로 하여 절연막(6)을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.

이와 같은 종래의 방법에 의해 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 경우, 반도체 소자의 동작시 트렌치 측벽 에지 코너 부분에서 전계가 집중되므로 SILC(stress induced leakage) 등의 채널 리키지(channel leakage)에 취약하게 된다. 따라서, 트렌치 측벽 에지 코너 부분의 리키지 강화를 위하여 코너 라운딩(corner rounding) 형성이 필요하다.

이러한 트렌치 측벽 에지 코너의 라운딩을 위하여, 종래에는 트렌치 내벽에 라이너 산화막을 형성하는 열산화 공정시 클로린(clorine, cl)을 포함하여, 열산화 공정과 동시에 트렌치 측벽 에지 코너가 식각되도록 한다.

그러나, 이 방법은 트렌치 측벽 에지 코너의 라운딩이 미흡하고, 실리콘웨이퍼와 라이너 산화막의 계면에 클로린이 잔류하게 되므로 후속 열공정이 있을 경우, 클로린에 의한 오염에 의해 리키지가 발생하게 되는 문제점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자 분리를 위한 트렌치의 절연 특성을 좌우하는 라이너 산화막을 단시간의 공정으로 막질 특성이 우수하도록 형성함과 동시에 트렌치 측벽 에지 코너의 절연 특성을 향상시키기 위한 코너 라운딩을 완벽하게 할 수 있도록 하는 데 있다.

도 1a 내지 도 1e는 종래의 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,

도 2a 내지 도 2g는 본 발명의 일 실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 라이너 산화막의 형성을 급속 열처리로 하되, 라이너 산화막을 급속 열산화에 의한 1차 라이너 산화막과 급속 열처리에 의한 2차 라이너 질화막, 급속 열산화에 의한 3차 라이너 습식 산화막으로 형성하는 것을 특징으로 한다.

상기 1차 라이너 산화막, 2차 라이너 질화막 및 3차 라이너 습식 산화막의 형성을 동일 급속 열처리 장치 내에서 대기 개방없이 IN-SITU로 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)에 후속 공정에서 형성될 질화막과 실리콘웨이퍼 사이에 발생하는 스트레스를 흡수하기 위한 패드 산화막(12)을 형성하고, 그 상부에 질화막(13)을 형성한다. 그리고, 패드 산화막(12)과 질화막(13)이 형성된 실리콘웨이퍼(11) 상부에 감광막을 도포하고, 트렌치 패턴이 형성된 마스크를 통해 감광막을 노광 현상하여 트렌치 형성을 위한 감광막 패턴(14)을 형성한다.

그 다음, 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11)를 건식 식각 챔버에 장입하여 감광막 패턴(14)을 마스크로 드러난 질화막(13) 및 패드 산화막(12)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(11)를 일정 깊이로 식각하여 소자 분리 영역에 얕은 트렌치를 형성한다(포토리소그래피 공정 ; photolithigraphy).

그 다음, 도 2c에 도시한 바와 같이, 질화막(13) 상부의 감광막 패턴을 제거하고 실리콘웨이퍼(11)를 세정한 후, 실리콘웨이퍼(11)를 1050℃ 이상의 온도에서 100초 이상의 급속 열처리 공정(RTP ; rapid thermal process)을 이용하여 건식 산화 - 급속 열산화(RTO ; rapid thermal oxidation) - 함으로써 트렌치 내벽에 1차 라이너 산화막(15)을 성장시킨다. 이때, 트렌치의 측벽 및 하부 영역보다도 트렌치 측벽 에지 코너 영역의 표면적이 크므로 실리콘웨이퍼(11)로 침입하는 산소량이 많다. 따라서, 결과적으로 다른 부위에 비해 트렌치 측벽 에지 코너부에서의 열산화율이 증가하게 되어, 트렌치 측벽 에지 코너의 라운딩이 자연적으로 달성된다.

그 다음, 도 2d에 도시한 바와 같이, 실리콘웨이퍼(11)를 1050℃ 이상의 온도에서 급속 열처리하여 1차 라이너 산화막(15) 외벽에 유전 계수가 높은 2차 라이너 질화막(16)을 형성한다. 이는 질화막의 유전 계수가 7이므로 유전 계수가 3.8인 산화막보다 유전 계수가 높아 트렌치의 절연성을 향상시키기 위한 것이다.

그 다음, 도 2e에 도시한 바와 같이, 산소 가스에 적정양의 수증기를 첨가하여 실리콘웨이퍼(11)를 1050℃ 이상에서 20초 이상 급속 열처리하여 2차 라이너 질화막(16) 외벽에 3차 라이너 습식 산화막(17)을 형성한다. 이는 2차 라이너 질화막에 의해 절연 특성은 강화되나, 실리콘웨이퍼(11)와의 계면에서의 스트레스가 9.5×10⁹dyne/cm²인 질화막이 3×10⁹dyne/cm²인 산화막보다도 훨씬 크므로, 계면에서의 스트레스를 완화시키고, 후속 공정에서의 트렌치 매입 절연막의 시드(seed)의 목적으로 재산화하는 것이다.

이때, 급속 열처리 공정에 의한 1차 라이너 산화막(15)과 2차 라이너 질화막(16), 3차 라이너 습식 산화막(17)의 형성을 대기 개방없이 동일한 급속 열처리 장비 내에서 IN-SITU 공정으로 실시함으로써 생산량(throughput)의 저하를 방지할 수 있다.

그 다음, 도 2f에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 화학 기상 증착법에 의해 절연막(18)을 두껍게 증착하여 트렌치 내부가 완전히 절연막으로 매입되도록 한 후, 어닐링하여 증착된 절연막(18)의 밀도를 증가시킨다.

그 다음, 도 2g에 도시한 바와 같이, 절연막(18) 상부에 감광막을 도포하고, 얕은 트렌치 식각에 사용되었던 트렌치 패턴과 반대 패턴이 형성된 마스크 즉, 리벌스 마스크로 감광막을 노광 현상하여 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 절연막(18)을 식각하여 트렌치 영역에만 절연막이 남도록 한다(포토리소그래피 공정 ; photolithography). 이후, 화학 기계적 연마 공정에 의해 질화막(13)을 연마 정지막으로 하여 절연막(18)을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.

이와 같이 본 발명은 단시간의 급속 열산화 공정에 의해 트렌치 에지의 코너 라운딩을 완벽히 갖춘 양질의 라이너 산화막을 형성하게 되므로 반도체 소자의 미세화에 따른 반도체 소자 분리를 위한 얕은 트렌치 공정에서 유용하며, 트렌치에 의한 소자 분리 특성 및 래치업 특성을 향상시킬 수 있다.

Claims

실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성한 후, 포토리소그래피 공정에 의해 실리콘웨이퍼의 소자 분리 영역에 트렌치를 형성하는 단계와;

상기 트렌치 내벽에 라이너 산화막을 형성하는 단계와;

상기 실리콘웨이퍼 전면에 절연막을 증착하여 상기 트렌치를 절연막으로 매입하는 단계와;

상기 절연막의 밀도를 증가시킨 후, 상기 트렌치 내부에만 절연막이 남도록 상기 절연막을 평탄화하는 단계를 포함하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법에 있어서, 상기 라이너 산화막을 형성하는 단계는,

상기 트렌치가 형성된 실리콘웨이퍼를 급속 열산화하여 1차 라이너 산화막을 형성하는 단계와;

상기 실리콘웨이퍼를 급속 열처리하여 상기 1차 라이너 산화막의 외벽에 2차 라이너 질화막을 형성하는 단계와;

상기 실리콘웨이퍼를 급속 열산화하여 2차 라이너 질화막의 외벽에 3차 라이너 습식 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
제 1 항에 있어서, 상기 1차 라이너 산화막을 형성하는 단계에서, 상기 급속 열산화에 의한 1차 라이너 산화막은 1050℃ 이상의 온도에서 100초 이상의 급속 열처리 공정에 의한 건식 산화로 형성하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
제 1 항에 있어서, 상기 2차 라이너 질화막을 형성하는 단계에서, 상기 급속 열처리는 1050℃ 이상의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 3차 라이너 습식 산화막을 형성하는 단계에서, 상기 급속 열산화에 의한 3차 라이너 습식 산화막은 1050℃ 이상의 온도에서 20초 이상의 급속 열처리 공정에 의한 습식 산화로 형성하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
제 4 항에 있어서, 상기 1차 라이너 산화막, 2차 라이너 질화막 및 3차 라이너 습식 산화막의 형서은 동일 급속 열처리 장비 내에서 대기 개방없이 IN-SITU 공정으로 실시하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.