JP4760081B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4760081B2
JP4760081B2 JP2005088759A JP2005088759A JP4760081B2 JP 4760081 B2 JP4760081 B2 JP 4760081B2 JP 2005088759 A JP2005088759 A JP 2005088759A JP 2005088759 A JP2005088759 A JP 2005088759A JP 4760081 B2 JP4760081 B2 JP 4760081B2
Authority
JP
Japan
Prior art keywords
film
oxide film
silicon oxide
thickness
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005088759A
Other languages
English (en)
Other versions
JP2005333112A (ja
Inventor
孝明 青木
幹昌 鈴木
幸夫 都築
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2005088759A priority Critical patent/JP4760081B2/ja
Priority to IT000704A priority patent/ITMI20050704A1/it
Priority to DE102005018638.6A priority patent/DE102005018638B4/de
Priority to US11/110,826 priority patent/US7622768B2/en
Publication of JP2005333112A publication Critical patent/JP2005333112A/ja
Application granted granted Critical
Publication of JP4760081B2 publication Critical patent/JP4760081B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures

Description

本発明は、半導体基板の一面に形成されたトレンチの内壁に積層膜が形成されてなる半導体装置及びその製造方法に関する。
従来、パワーＩＣにおけるゲート絶縁膜として、ゲート寿命の向上が可能なＯＮＯ膜を用いることが知られている（例えば、特許文献１参照）。図６は、この従来のパワーＩＣの断面構成を示したものである。
この図に示されるように、トレンチゲート型のＩＧＢＴもしくはＭＯＳトランジスタにおいて、シリコン酸化膜Ｊ１−シリコン窒化膜Ｊ２−シリコン酸化膜Ｊ３の三層構造膜からなるＯＮＯ膜Ｊ４が用いられている。このようなＯＮＯ膜Ｊ４を用いると、シリコン窒化膜Ｊ２による電解緩和効果により、例えばトレンチゲート型半導体デバイスにおけるコーナー部の電解集中を防止することが可能となり、ゲート耐圧を向上させられる。
このようなＯＮＯ膜Ｊ４をトレンチゲート型半導体デバイスにおけるトレンチ側壁部に用い、トレンチ上部および底部には厚いシリコン酸化膜Ｊ５、Ｊ６を形成することで、トレンチコーナー部における電解緩和効果を得ることが可能となる。
このようなＯＮＯ膜Ｊ４は、以下のように形成される。まず、基板表面に熱酸化により、第１酸化膜となるシリコン酸化膜Ｊ１を約４０ｎｍで形成する。続いて、このシリコン酸化膜Ｊ１の表面にＣＶＤ法によりシリコン窒化膜Ｊ２を約１５ｎｍで形成する。その後、シリコン窒化膜Ｊ２の表面に熱酸化によって第２酸化膜となるシリコン酸化膜Ｊ３を形成する。このようにして、ＯＮＯ膜Ｊ４を形成している。
特開２００３−２２４２７４号公報
しかしながら、上記のようなＯＮＯ膜Ｊ４を用いたトレンチゲート型のパワーデバイス対して、例えば、１５０℃の温度下において、ゲート電極Ｊ７に＋２０Ｖの電圧を印加するという高温ゲートバイアス試験を実施したところ、時間と共にしきい値がマイナス側に変動するという問題が発生することが判った。
図７は、トレンチゲート型パワーデバイスのゲート絶縁膜としてＯＮＯ膜Ｊ４を用いた場合のエネルギーバンド図であり、図６に示したＳｉで構成されたｎ+型のソース領域Ｊ８と、シリコン酸化膜Ｊ１−シリコン窒化膜Ｊ２−シリコン酸化膜Ｊ３の三層構造膜からなるＯＮＯ膜Ｊ４と、ＰｏｌｙＳｉからなるゲート電極Ｊ７とにおけるエネルギーバンド図を示している。
ＯＮＯ膜特有の現象として、ＥＰＲＯＭのメモリ効果で用いられているゲートバイアスによってＯＮＯ膜内にキャリアが蓄積され、しきい値電圧（以下、Ｖｔｈという）を変動させるというチャージトラップ現象がある。上記のような構成のＯＮＯ膜Ｊ４を用いた場合、図７に示されるように、第２酸化膜に隣接するゲート電極Ｊ７を＋側電極として、この＋側端子側からシリコン酸化膜Ｊ３を通り抜けてシリコン窒化膜Ｊ２にホールがトラップされる。このため、見かけ上、プラス電圧がかかった状態になってしまい、上記の問題が発生していると考えられる。
パワーＩＣでは、電流を確保するために複数のセルを並列に接続する構造が採用されることから、Ｖｔｈ変動によって一部のセルのＶｔｈが減少すると、このＶｔｈが減少したセルに電流が集中し、その結果、素子が破壊されてしまうという可能性が生じる。
本発明は上記点に鑑みて、Ｖｔｈ変動を抑制できる半導体装置を提供することを目的とする。
本発明者らは、上記のようにＶｔｈが低下する問題を解決する手法として、ＯＮＯ膜Ｊ４におけるゲート電極Ｊ７側のシリコン酸化膜Ｊ３、すなわち第２酸化膜を厚い膜厚とするということを見出した。図８は、シリコン窒化膜Ｊ２の膜厚を変更して、第２酸化膜の膜厚とＶｔｈの変化量ΔＶｔｈとの関係を調べた結果を示したものである。この図から判るように、第２酸化膜を４ｎｍ以上の膜厚とすれば実用上問題ない範囲にでき、さらに例えば５ｎｍ以上という厚い膜厚にすると、ΔＶｔｈがほぼ０になる。したがって、第２酸化膜の膜厚を４ｎｍ以上とすることで、実用上問題ない程度に、第２酸化膜を通り抜けてシリコン窒化膜Ｊ２にホールがトラップされることを防げると共に、Ｖｔｈの低下を抑制でき、さらに例えば５ｎｍ以上にすることにより、それをより効果的に得ることができると考えられる。
しかしながら、ゲート絶縁膜のうち、ＯＮＯ膜Ｊ４とする部分をトレンチ側壁部のみとし、トレンチ上部および底部についてはシリコン酸化膜Ｊ５、Ｊ６のみとした半導体装置とする場合、シリコン窒化膜Ｊ２の表面に形成される熱酸化膜の膜厚はシリコンの表面に形成される熱酸化膜の膜厚に比べて非常に小さくなる。
そこで、本発明者らは、熱酸化によって第２酸化膜を形成するに際し、第２酸化膜が４ｎｍ以上、好ましくは例えば５ｎｍ以上という厚い膜厚となるように熱酸化を行うことを想定して、トレンチ上部および底部のようにシリコンの表面に熱酸化膜を形成する場合とトレンチ側壁部のようにシリコン窒化膜Ｊ２の表面に熱酸化膜を形成する場合、それぞれの場合の膜厚の関係について調査した。その結果、図９に示される結果が得られた。
この図に示されるように、熱酸化によりシリコン窒化膜の表面にシリコン酸化膜を形成する場合、シリコン酸化膜の膜厚を例えば５ｎｍにするためには、シリコンの表面に約２６０ｎｍ程度のシリコン酸化膜を形成するのと同等の熱酸化が必要とされる。したがって、熱酸化のみによってシリコン窒化膜の表面のシリコン酸化膜を形成するのであれば、熱処理時間も長くなり、図６中に示したシリコン酸化膜Ｊ１によるバーズビーク長Ａも長くなる。
例えば、ｎ+型ソース領域Ｊ８の接合深さを０、５μｍとした場合、チャネル濃度ピークがシミュレーションによる見積もり値で０．６３μｍとなるが、理論的には、バーズビーク長Ａがこのチャネル濃度ピーク値を超えるとＶｔｈに影響を与えることになる。このバーズビーク長ＡとＶｔｈとの関係をシミュレーションした結果からも、この見積もり値の通り、チャネル濃度ピークとなる０．６３μｍを超えるとＶｔｈに影響を与えることが確認された。
このため、熱酸化によりシリコンの表面にシリコン酸化膜を形成したときのシリコン酸化膜の膜厚とバーズビーク長との関係について調査を行った。その結果、図１０に示す結果となり、バーズビーク長Ａが０．６３μｍ以下となるようにするためには、シリコン酸化膜の膜厚を約２３０ｎｍ以下にする必要があることが判った。
したがって、トレンチ側壁部に形成されるＯＮＯ膜Ｊ４における第２酸化膜の膜厚を厚くすれば、ホールがシリコン窒化膜Ｊ２にトラップされることによるＶｔｈの低下を防ぐことができるものの、単に熱酸化のみによって第２酸化膜の膜厚を厚くしたのでは、バーズビーク長Ａが長くなることに起因するＶｔｈの変動をきたしてしまう。このため、本発明者らは、第２酸化膜を熱酸化膜とＣＶＤ酸化膜の二層構造とすることで、第２酸化膜の膜厚を稼ぎつつ、バーズビーク長ＡがＶｔｈの変動要因となる長さまで長くならないようにすることを考えた。
そこで、請求項１に記載の発明では、第２のシリコン酸化膜（６ｃ）は、シリコン窒化膜（６ｂ）の表面に形成された熱酸化膜とこの熱酸化膜の上に形成されたＣＶＤ酸化膜とを有した二層構造膜で構成され、これら二層構造膜の合計膜厚が４ｎｍ以上かつ３０ｎｍ以下に設定されており、かつ、第２のシリコン酸化膜（６ｃ）は、熱酸化膜の膜厚が１．５ｎｍ以上かつ４ｎｍ以下に設定されており、残りがＣＶＤ酸化膜で構成されていることを特徴としている。
このように、第２のシリコン酸化膜を熱酸化膜とＣＶＤ酸化膜の二層構造膜としている。そして、この二層構造膜の合計膜厚が４ｎｍ以上となるようにしている。このため、実用上問題ない程度にチャージトラップ現象によるＶｔｈの減少を防止できると共に、第２のシリコン酸化膜によるバーズビーク長が長くなることによるＶｔｈの変動を防止することが可能となる。したがって、一部のセルに電流が集中して素子が破壊されてしまうことを防止することができる。
この場合、好ましくは、請求項２に示されるように、第２のシリコン酸化膜（６ｃ）の膜厚が５ｎｍ以上かつ３０ｎｍ以下に設定されるようにすれば、より効果的に上記効果を得ることができる。
請求項３に記載の発明では、第２のシリコン酸化膜（６ｃ）の膜厚が４ｎｍ以上かつ１０ｎｍ以下に設定されていることを特徴としている。このように、第２のシリコン酸化膜（６ｃ）の膜厚を１０ｎｍ以下とすることで、第２のシリコン酸化膜（６ｃ）の成膜バラツキを抑えることができる。
請求項４に記載の発明では、半導体素子がｎチャネル型の素子である場合であって、第２のシリコン酸化膜（６ｃ）の膜厚が５ｎｍ以上かつ１０ｎｍ以下に設定されていることを特徴としている。
特徴としている。
このように、半導体素子がｎチャネル型の素子であった場合には、第２のシリコン酸化膜（６ｃ）の膜厚を５ｎｍ以上とすることで請求項１に示した効果をより効果的に得ることができ、第２のシリコン酸化膜（６ｃ）の膜厚を１０ｎｍ以下とすることで、第２のシリコン酸化膜（６ｃ）の成膜バラツキを抑えることが可能となる。
請求項５に記載の発明では、半導体素子がｐチャネル型の素子である場合であって、第２のシリコン酸化膜（６ｃ）の膜厚が４ｎｍ以上かつ６ｎｍ以下に設定されていることを特徴としている。
このように、半導体素子がｐチャネル型の素子であった場合には、第２のシリコン酸化膜（６ｃ）の膜厚を６ｎｍ以下とすることで、ホットエレクトロンが第２のシリコン酸化膜（６ｃ）中に残留してしまうことを防止できる。このため、第２のシリコン酸化膜（６ｃ）中がホットエレクトロンでチャージされることを防止でき、Ｖｔが変動してしまうことを防止することができる。
上記請求項１ないし５に記載の発明は、請求項６に示されるように、トレンチ（５）の側面においてのみＯＮＯ膜で構成され、トレンチの上部および底部ではシリコン酸化膜（６ｄ、６ｅ）で構成される半導体装置に適用されると好適である。
また、上記各請求項では、本発明が装置として記載されているが、本発明を方法として具現化することも可能である。請求項７に記載の発明は、その一例であり、第２のシリコン酸化膜（６ｃ）を形成する工程では、シリコン窒化膜（６ｂ）の表面に熱酸化膜を形成する工程と、熱酸化膜の上にＣＶＤ酸化膜を形成する工程とを含み、第２のシリコン酸化膜（６ｃ）を熱酸化膜とＣＶＤ酸化膜の二層構造膜とし、この二層構造膜の合計膜厚が５ｎｍ以上かつ３０ｎｍ以下となり、かつ、第２のシリコン酸化膜（６ｃ）のうち熱酸化膜の膜厚が１．５ｎｍ以上かつ４ｎｍ以下に設定され、残りがＣＶＤ酸化膜で構成されるように熱酸化膜とＣＶＤ酸化膜の膜厚を設定することを特徴としている。
また、請求項８に記載の発明も、その一例であり、第２のシリコン酸化膜（６ｃ）を形成する工程では、シリコン窒化膜（６ｂ）の表面にＣＶＤ酸化膜を形成する工程と、このＣＶＤ酸化膜の上に熱酸化膜を形成する工程とを含み、第２のシリコン酸化膜（６ｃ）を熱酸化膜とＣＶＤ酸化膜の二層構造膜とし、この二層構造膜の合計膜厚が５ｎｍ以上かつ３０ｎｍ以下となり、かつ、第２のシリコン酸化膜（６ｃ）のうち熱酸化膜の膜厚が１．５ｎｍ以上かつ４ｎｍ以下に設定され、残りがＣＶＤ酸化膜で構成されるように熱酸化膜とＣＶＤ酸化膜の膜厚を設定することを特徴としている。
これらに示すように、本発明を方法として捉えることも可能であり、請求項１と同様の効果を得ることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１は、本発明の一実施形態にかかる半導体装置の断面構成を示したものである。この半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴ等のトレンチゲート構造を持つトランジスタを有したものとされるが、本実施形態では、そのトランジスタがｎチャネル型の素子であった場合を例に挙げて以下の説明を行う。
図１において、ｎ+型あるいはｐ+型のシリコン基板１上にｎ-型ドリフト層２が形成され、その上にチャネル領域を設定するｐ型ベース領域３が形成されている。このｐ型ベース領域３における中央位置にはｐ型ボディ層３ａが形成されていると共に、このｐ型ボディ領域３ａの表面部においてｐ+型コンタクト領域３ｂが形成されている。
また、ｐ型ベース領域３の表層部にはｎ+型ソース領域４が形成され、これらシリコン基板１、ｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４によって半導体基板が構成されている。この半導体基板には、ｎ+型ソース領域４及びｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するようにトレンチ５が形成されており、このトレンチ５の内壁にはゲート絶縁膜６が形成されている。
ゲート絶縁膜６は、トレンチ５の側壁部に形成されたシリコン酸化膜（第１酸化膜）６ａとシリコン窒化膜６ｂとシリコン酸化膜（第２酸化膜）６ｃとからなる積層膜と、トレンチ５の上部、底部に形成されたシリコン酸化膜６ｄ、６ｅとからなる。
シリコン酸化膜６ａは、ＩＧＢＴの場合には５０〜１００ｎｍ、例えば８０ｎｍ前後の厚さ、ＭＯＳトランジスタの場合には５０〜７０ｎｍ、例えば６０ｎｍの厚さに設定されている。
シリコン窒化膜６ｂは、ＩＧＢＴの場合とＭＯＳトランジスタの場合、共に、５〜１０ｎｍ、例えば８ｎｍの厚さに設定されている。
シリコン酸化膜６ｃは、熱酸化膜によって構成された部分とＣＶＤ酸化膜によって構成された部分の二層構造で構成されている。そして、ＩＧＢＴの場合には、熱酸化膜が例えば約２．５〜６ｎｍで、残り１〜２７ｎｍ、例えば３〜６ｎｍをＣＶＤ酸化膜とすることで、二層構造の合計膜厚が約４〜３０ｎｍ、例えば７〜８ｎｍに設定されている。また、ＭＯＳトランジスタの場合には、熱酸化膜が例えば約１．５〜４ｎｍで、残り１〜２９ｎｍ、例えば５〜６ｎｍをＣＶＤ酸化膜とすることで、二層構造の合計膜厚が約４〜３０ｎｍ、例えば７〜８ｎｍに設定されている。
また、シリコン窒化膜６ｂは、その上端がｐ型ベース領域３とｎ+型ソース領域４の境界より上に位置し、下端がｐ型ベース領域３とｎ-型ドリフト層２との境界より下に位置するように形成されて、トレンチ５の上部、底部に形成されたシリコン酸化膜６ｄ、６ｅは、トレンチ５の側壁部に形成された積層膜よりも膜厚が大きい膜とされている。
また、トレンチ５内におけるゲート絶縁膜６の表面にはドープトポリシリコンで構成されたゲート電極７が形成されている。そして、ゲート電極７上を含み、ｐ型ベース領域３及びｎ+型ソース領域４の上にはＢＰＳＧ等からなる層間絶縁膜８が形成されている。この層間絶縁膜８に形成されたコンタクトホールを介して、ｐ型ベース領域３及びｎ+型ソース領域４に電気的に接続されたＡｌからなるソース電極９が形成されている。そして、シリコン基板１の裏面には、Ａｌからなる裏面金属電極１０が形成されている。
このような構成により、ｐ型ベース領域３のうちトレンチ５の側面に位置する部分、つまりトレンチ５の内壁に形成されたシリコン酸化膜６ａ、シリコン窒化膜６ｂ、シリコン酸化膜６ｃからなる積層膜に隣接する部分をチャネル領域とするトレンチゲート構造を持つトランジスタが構成される。
このような構成においては、ゲート絶縁膜６のうちトレンチ５の側面に位置する部位をシリコン酸化膜６ａ、シリコン窒化膜６ｂ、シリコン酸化膜６ｃからなる積層膜で構成している。
そして、本実施形態では、シリコン酸化膜６ｃが４ｎｍ以上、好ましくは５ｎｍ以上となるように設定している。このため、少なくとも実用上問題ない範囲において、シリコン酸化膜６ｃを突き抜けてシリコン窒化膜６ｂにホールがトラップされることを抑制することができ、チャージトラップ現象によるＶｔｈの減少を防止できる。より好ましくは、シリコン酸化膜６ｃを５ｎｍ以上とすることで、その効果をより効果的に得ることが可能となる。
このため、チャージトラップ現象によってＶｔｈが低下してしまい、一部のセルに電流が集中して、素子が破壊されてしまうことを防止することが可能となる。
次に、上記した半導体装置の製造方法について、図２に示す工程図を参照して説明する。
まず、図２（ａ）に示す工程では、ｐ+型あるいはｎ+型のシリコン基板１を用意し、このシリコン基板１の上にエピタキシャル成長によってｎ-型ドリフト層２を成膜する。ついで、ｎ-型ドリフト層２の所定領域に、ｐ型ベース領域３、ｎ+型ソース領域４をイオン注入及び熱拡散によって順次形成する。このとき、ｐ型ベース領域３の深さをＩＧＢＴの場合には２〜３μｍ、ＭＯＳＦＥＴの場合には１〜２μｍ、ｎ+型ソース領域４の深さをＩＧＢＴの場合及びＭＯＳＦＥＴの場合共に０．５μｍとしている。
次に、図２（ｂ）に示す工程では、第１のマスク材となるシリコン酸化膜１０をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜１０をパターニングすることで、シリコン酸化膜１０に開口部を形成する。続いて、パターニングされたシリコン酸化膜１０をマスクとして用いた異方性ドライエッチングにより、ｎ+型ソース領域４及びｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するトレンチ５を形成する。このとき、例えば、トレンチ深さをＩＧＢＴの場合には４〜６μｍ、ＭＯＳＦＥＴの場合には１〜３μｍとする。
次に、図２（ｃ）に示す工程では、ＣＦ4およびＯ2ガスを用いたケミカルドライエッチングにより、トレンチ５内のシリコンを０．１μｍ程度等方的にエッチング除去する。そして、Ｈ2Ｏ又はＯ2雰囲気中での熱酸化により、５０〜１００ｎｍ程度の犠牲酸化膜を形成する。この後、希フッ酸によるウェットエッチングにて、犠牲酸化膜を除去することでエッチングダメージ除去およびトレンチ５のコーナー部の丸め処理を行う。
このとき、エッチングの時間として、犠牲酸化膜のみが除去される時間に設定してもよいが、犠牲酸化膜とトレンチマスク用のシリコン酸化膜１０の両方が除去される時間に設定すれば、トレンチマスク用のシリコン酸化膜１０も同時にエッチングされるようにできる。
この後、Ｈ2Ｏ又はＯ2雰囲気中での熱酸化により、ＩＧＢＴの場合には５０〜１００ｎｍ程度、例えば８０ｎｍ前後、ＭＯＳの場合には５０〜７０μｍ程度、例えば６０ｎｍのシリコン酸化膜６ａを形成する。
次に、図２（ｄ）に示す工程では、ＬＰＣＶＤ法により、例えば１０〜２０ｎｍのシリコン窒化膜６ｂを形成する。この膜厚は、後でシリコン酸化膜６ｃを形成する時の膜減りを考慮したものであり、半導体装置が完成したときにシリコン窒化膜６ｂが５〜１０ｎｍ程度の膜厚となるような値となっている。
次に、図２（ｅ）に示す工程では、ＣＨＦ4およびＯ2ガス系を用いた異方性ドライエッチングにより、シリコン窒化膜７ｂのうち、トレンチ５の側壁部に位置する部分を残し、トレンチ５の上部や底部に位置する部分を除去して、シリコン酸化膜６ａを部分的に露出させる。
次に、図２（ｆ）に示す工程では、例えば、９５０℃のＨ2Ｏ又はＯ2雰囲気中での熱酸化により、シリコン窒化膜６ｂの上にシリコン酸化膜６ｃの一部を形成する。このとき、シリコン窒化膜７ｂが除去されたトレンチ５の上部、底部には、熱酸化によってシリコン窒化膜７ｂ上よりも膜厚が大きくなったシリコン酸化膜６ｄ、６ｅが形成されることになるため、このシリコン酸化膜６ｄ、６ｅの膜厚が過度に厚くならないように、熱酸化時間を設定し、シリコン酸化膜６ｃの膜厚を調整する。
具体的には、この熱酸化により、シリコン酸化膜６ｃの厚みが、ＩＧＢＴの場合には２．５〜５ｎｍ程度、ＭＯＳトランジスタの場合には１．５〜４ｎｍとなるようにする。これにより、シリコン酸化膜６ｄ、６ｅの膜厚は、ＩＧＢＴの場合には２５０ｎｍ程度、ＭＯＳトランジスタの場合には１２０〜１４０ｎｍとなる。
なお、上述した図１０に示したように、チャネル濃度ピークが０．６３μｍとなる場合には、バーズビーク長が長くなり過ぎないように、シリコン表面に形成される熱酸化膜の厚みを２３０ｎｍ程度とする必要があるが、これはトレンチ深さやそれに応じて設定されるチャネル領域の位置などに応じて変わるものである。このため、トレンチ深さ等に応じて適宜シリコン表面に形成される熱酸化膜の厚みが調整される。
この後、ＣＶＤ装置を用いて、ＣＶＤ酸化膜を５ｎｍ程度成膜することで、シリコン酸化膜６ｃの残りの部分を形成する。これにより、シリコン酸化膜６ｃの膜厚が７〜８ｎｍ程度になる。
なお、このとき、上述したように、シリコン酸化膜６ｃの膜厚の合計が４ｎｍ以上かつ３０ｎｍ以下の範囲内であれば上記効果を得るられるため、この範囲内においてシリコン酸化膜６ｃの膜厚を任意に変更することが可能だが、膜厚が大きくなるほど、シリコン酸化膜６ｃの成膜バラツキ（表面のラフネス）が大きくなることから、成膜バラツキを所定値以下に抑えたい場合には、それに応じた膜厚に留めるのが好ましい。例えば、シリコン酸化膜６ｃの成膜バラツキが±１ｎｍ程度としたい場合には、シリコン酸化膜６ｃの膜厚の合計値が１０ｎｍ以下となるようにすると良い。
次に、図２（ｇ）に示す工程では、ＬＰＣＶＤ法により、ゲート電極７を形成するためのドープトポリシリコン膜１１を成膜したのち、このドープトポリシリコン膜１１を所望の厚さにエッチバックする。なお、ここでは、ドープトポリシリコン膜１１を堆積させるようにしたが、ノンドープトポリシリコン膜を堆積した後、不純物を導入するようにしても良い。
次に、図２（ｈ）に示す工程では、ドープトポリシリコン膜１１をパターニングし、ゲート電極層７を形成する。
この後の製造工程については図示しないが、所望のマスクを用いて、イオン注入および熱拡散を行うことで、ボデーＰ型層を形成する。また、同様の手法により、ｐ+型コンタクト部を形成する。さらに、ＣＶＤ法による層間絶縁膜８の形成、フォトリソグラフィ及び異方性エッチングによる層間絶縁膜８へのコンタクトホールの形成、スパッタ法によるソース電極９等の電極形成を行う。そして、シリコン基板１を裏面研磨することによって厚みを薄くしたのち、裏面金属電極形成を行うことで、図１に示すトレンチゲート型のトランジスタが備えられた半導体装置が完成する。
以上説明したように、シリコン酸化膜６ｃが５ｎｍ以上となるようにし、かつ、このシリコン酸化膜６ｃを熱酸化膜とＣＶＤ酸化膜の二層構造によって構成するようにしている。このため、チャージトラップ現象によるＶｔｈの減少を防止できると共に、シリコン酸化膜６ｄによるバーズビーク長が長くなることによるＶｔｈの変動を防止することが可能となる。このため、一部のセルに電流が集中して素子が破壊されてしまうことを防止することができる。
参考に、試験温度１５０℃、ゲート印加電圧２０Ｖとしたゲートバイアス試験を行ったところ、Ｖｔｈが低下することはなかった。この実験結果からも、上記効果を確認することができる。
（第２実施形態）
上記第１実施形態では、トレンチゲート型のトランジスタがｎチャネル型の素子であった場合について説明したが、本実施形態では、ｐチャネル型の素子である場合について説明する。なお、トランジスタがｐチャネル型の素子の構造に関しては、図１に示した断面構成と同様であり、各部の導電型を反転させただけであるため、構造についての説明については省略する。
上述したように、トランジスタがｎチャネル型の素子の場合とｐチャネル型の素子の場合とで、基本的には同様の構造となるため、シリコン酸化膜６ｃの膜厚に関しても同様のことが言える。具体的には、ｐチャネル型の素子の場合において、シリコン窒化膜６ｃの膜厚とＶｔｈの変化量ΔＶｔｈとの関係を調べた結果が図３のようになることから、シリコン酸化膜６ｃの膜厚を４ｎｍ以上、好ましくは５ｎｍ以上とすることで、実用上問題ない程度に、Ｖｔｈ変動を抑制できる。
しかしながら、ｐチャネル型の素子の場合について、シリコン酸化膜６ｃとＶｔ変動との関係を調べたところ、図４のような関係になることが確認された。
この図に示されるように、シリコン酸化膜６ｃの膜厚が６ｎｍ以下の範囲であれば、Ｖｔ変動が小さいが、６ｎｍを超えるとＶｔ変動が大きくなっている。この理由について、図５を参照して説明する。
図５（ａ）、（ｂ）は、シリコン酸化膜６ｃの膜厚を５．５ｎｍにした場合と８ｎｍにした場合それぞれにおけるゲート絶縁膜６の近傍でのエネルギーバンド図を示したものである。
ソース電極９と裏面金属電極１０との間に逆バイアスとなる電圧を加えたときに、アバランシェブレークダウンが生じると、ホットホールとホットエレクトロンが発生し、ホットエレクトロンがシリコン窒化膜６ｂに飛び込む。このとき、シリコン酸化膜６ｃの膜厚が薄い場合には、シリコン窒化膜６ｂに飛び込んだホットエレクトロンがシリコン酸化膜６ｃから抜けるため、シリコン窒化膜６ｂ中にホットエレクトロンが残留せず、チャージされないようにできる。しかしながら、シリコン酸化膜６ｃの膜厚が厚い場合には、シリコン窒化膜６ｂに飛び込んだホットエレクトロンがシリコン酸化膜６ｃから抜けなくなる場合があり、シリコン窒化膜６ｂ中にホットエレクトロンが残留して、チャージされてしまう。このため、Ｖｔがそのチャージ分変動してしまうのである。
このようなＶｔ変動が生じると、トランジスタの特性が変化してしまうことになるため、好ましくない。したがって、トランジスタがｐチャネル型の素子である場合には、シリコン酸化膜６ｃの膜厚を６ｎｍ以下とするのが好ましい。
このようにすることで、ホットエレクトロンがシリコン酸化膜６ｃ中に残留してしまうことを防止できる。このため、シリコン酸化膜６ｃ中がホットエレクトロンでチャージされることを防止でき、Ｖｔが変動してしまうことを防止することができる。
（第３実施形態）
上記第１実施形態では、図２（ｆ）に示す工程において、シリコン窒化膜６ｂの表面に熱酸化膜を形成する工程を行った後、ＣＶＤ酸化膜を形成する工程を行うことで、シリコン酸化膜６ｃを形成した。これに対し、これらの工程を逆にすることも可能である。すなわち、シリコン窒化膜６ｂの表面にＣＶＤ酸化膜を形成する工程を行った後、熱酸化膜を形成する工程を行うことで、シリコン酸化膜６ｃを形成しても構わない。
この場合、シリコン酸化膜６ｃの全体的な形状が若干、第１実施形態の場合と異なるものとなるが、基本的な性能としては、第１実施形態と変わらないものとなる。
（他の実施形態）
上記実施形態では、ｎチャネルタイプのトレンチゲート構造のトランジスタを例に挙げているが、勿論、各構成要素の導電型が逆となるｐチャネルタイプのものについても本発明を適用することが可能である。
また、上記実施形態では、エッチングを行うことで、ＯＮＯ膜におけるシリコン窒化膜６ｂをトレンチ５の側壁部にのみ残した半導体装置について説明したが、エッチングを行わないで、シリコン窒化膜６ｂをトレンチ５の上部や底部にも残した半導体装置にも本発明を適用することが可能である。この場合、トレンチ５の上部や底部におけるシリコン酸化膜６ｄ、６ｅの膜厚が厚くなってしまうことを考慮に入れなくても良くなるが、２層構造のシリコン酸化膜６ｃによって厚みを確保することで、上記効果を得ることが可能となる。
本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程図である。 ｐチャネル型の素子の場合において、シリコン窒化膜６ｃの膜厚とＶｔｈの変化量ΔＶｔｈとの関係を調べた結果を示す図である。 ｐチャネル型の素子の場合について、シリコン酸化膜６ｃとＶｔ変動との関係を示した相関図である。 （ａ）、（ｂ）は、シリコン酸化膜６ｃの膜厚を５．５ｎｍにした場合と８ｎｍにした場合それぞれにおけるゲート絶縁膜６の近傍でのエネルギーバンド図である。 従来の半導体装置の断面構成を示す図である。 トレンチゲート型パワーデバイスのゲート絶縁膜としてＯＮＯ膜を用いた場合のエネルギーバンド図である。 第２酸化膜の膜厚とＶｔｈの変化量ΔＶｔｈの関係を示した相関図である。 シリコンの表面に熱酸化膜を形成する場合とシリコン窒化膜の表面に熱酸化膜を形成する場合の膜厚の関係を示す相関図である。 シリコン酸化膜厚とバーズビーク長の関係を示した相関図である。
符号の説明
１…シリコン基板、２…ｎ-型ドリフト層、３…ｐ型ベース領域、
３ａ…ｐ型ボディ層、３ｂ…コンタクト領域、４…ｎ+型ソース領域、
５…トレンチ、６…ゲート絶縁膜、６ａ、６ｃ〜６ｅ…シリコン酸化膜、
６ｂ…シリコン窒化膜、７…ゲート電極、８…層間絶縁膜、９…ソース電極、
１０…裏面電極。

Claims (8)

  1. 半導体基板（１〜４）の一面に形成されたトレンチ（５）の側面に、第１のシリコン酸化膜（６ａ）とシリコン窒化膜（６ｂ）と第２のシリコン酸化膜（６ｃ）からなるＯＮＯ膜を有したゲート絶縁膜（６）が形成され、前記トレンチ内において前記ゲート絶縁膜（６）の表面にゲート電極（７）が形成された絶縁ゲート構造の半導体素子を備えた半導体装置において、
    前記第２のシリコン酸化膜（６ｃ）は、前記シリコン窒化膜（６ｂ）の表面に形成された熱酸化膜とこの熱酸化膜の上に形成されたＣＶＤ酸化膜、もしくは、前記シリコン窒化膜（６ｂ）の表面に形成されたＣＶＤ膜とこのＣＶＤ膜の上に形成された熱酸化膜とを有した二層構造膜で構成され、これら二層構造膜の合計膜厚が４ｎｍ以上かつ３０ｎｍ以下に設定されており、
    かつ、前記第２のシリコン酸化膜（６ｃ）は、前記熱酸化膜の膜厚が１．５ｎｍ以上かつ４ｎｍ以下に設定されており、残りが前記ＣＶＤ酸化膜で構成されていることを特徴とする半導体装置。
  2. 前記第２のシリコン酸化膜（６ｃ）の膜厚が５ｎｍ以上かつ３０ｎｍ以下に設定されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のシリコン酸化膜（６ｃ）の膜厚が４ｎｍ以上かつ１０ｎｍ以下に設定されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体素子がｎチャネル型の素子である場合であって、前記第２のシリコン酸化膜（６ｃ）の膜厚が５ｎｍ以上かつ１０ｎｍ以下に設定されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記半導体素子がｐチャネル型の素子である場合であって、前記第２のシリコン酸化膜（６ｃ）の膜厚が４ｎｍ以上かつ６ｎｍ以下に設定されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記ゲート絶縁膜（６）は、前記トレンチ（５）の側面においてのみ前記ＯＮＯ膜で構成され、前記トレンチの上部および底部ではシリコン酸化膜（６ｄ、６ｅ）で構成されており、前記トレンチ（５）の上部および底部に位置するシリコン酸化膜（６ｄ、６ｅ）が前記トレンチ（５）の側面に位置するＯＮＯ膜よりも膜厚が厚くなっていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 半導体基板（１〜４）の一面に形成されたトレンチ（５）の側面に、第１のシリコン酸化膜（６ａ）とシリコン窒化膜（６ｂ）と第２のシリコン酸化膜（６ｃ）からなるＯＮＯ膜を有したゲート絶縁膜（６）が形成され、前記トレンチ内において前記ゲート絶縁膜（６）の表面にゲート電極（７）が形成された絶縁ゲート構造の半導体素子としてＭＯＳトランジスタを備えた半導体装置の製造方法において、
    前記第２のシリコン酸化膜（６ｃ）を形成する工程では、前記シリコン窒化膜（６ｂ）の表面に熱酸化膜を形成する工程と、前記熱酸化膜の上にＣＶＤ酸化膜を形成する工程とを含み、前記第２のシリコン酸化膜（６ｃ）を前記熱酸化膜と前記ＣＶＤ酸化膜の二層構造膜とし、この二層構造膜の合計膜厚が５ｎｍ以上かつ３０ｎｍ以下となり、かつ、前記第２のシリコン酸化膜（６ｃ）のうち前記熱酸化膜の膜厚が１．５ｎｍ以上かつ４ｎｍ以下に設定され、残りが前記ＣＶＤ酸化膜で構成されるように前記熱酸化膜と前記ＣＶＤ酸化膜の膜厚を設定することを特徴とする半導体装置の製造方法。
  8. 半導体基板（１〜４）の一面に形成されたトレンチ（５）の側面に、第１のシリコン酸化膜（６ａ）とシリコン窒化膜（６ｂ）と第２のシリコン酸化膜（６ｃ）からなるＯＮＯ膜を有したゲート絶縁膜（６）が形成され、前記トレンチ内において前記ゲート絶縁膜（６）の表面にゲート電極（７）が形成された絶縁ゲート構造の半導体素子としてＭＯＳトランジスタを備えた半導体装置の製造方法において、
    前記第２のシリコン酸化膜（６ｃ）を形成する工程では、前記シリコン窒化膜（６ｂ）の表面にＣＶＤ酸化膜を形成する工程と、前記ＣＶＤ酸化膜の上に熱酸化膜を形成する工程とを含み、前記第２のシリコン酸化膜（６ｃ）を前記熱酸化膜と前記ＣＶＤ酸化膜の二層構造膜とし、この二層構造膜の合計膜厚が５ｎｍ以上かつ３０ｎｍ以下となり、かつ、前記第２のシリコン酸化膜（６ｃ）のうち前記熱酸化膜の膜厚が１．５ｎｍ以上かつ４ｎｍ以下に設定され、残りが前記ＣＶＤ酸化膜で構成されるように前記熱酸化膜と前記ＣＶＤ酸化膜の膜厚を設定することを特徴とする半導体装置の製造方法。
JP2005088759A 2004-04-21 2005-03-25 半導体装置及びその製造方法 Expired - Fee Related JP4760081B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005088759A JP4760081B2 (ja) 2004-04-21 2005-03-25 半導体装置及びその製造方法
IT000704A ITMI20050704A1 (it) 2004-04-21 2005-04-20 Dispositivo semiconduttore e metodo di produzione dello stesso
DE102005018638.6A DE102005018638B4 (de) 2004-04-21 2005-04-21 Halbleitervorrichtung mit an Seitenwänden eines Grabens ausgebildeten ONO-Filmen und deren Herstellungsverfahren
US11/110,826 US7622768B2 (en) 2004-04-21 2005-04-21 Semiconductor device and method of manufacturing thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004125460 2004-04-21
JP2004125460 2004-04-21
JP2005088759A JP4760081B2 (ja) 2004-04-21 2005-03-25 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005333112A JP2005333112A (ja) 2005-12-02
JP4760081B2 true JP4760081B2 (ja) 2011-08-31

Family

ID=35135567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005088759A Expired - Fee Related JP4760081B2 (ja) 2004-04-21 2005-03-25 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US7622768B2 (ja)
JP (1) JP4760081B2 (ja)
DE (1) DE102005018638B4 (ja)
IT (1) ITMI20050704A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100654560B1 (ko) * 2005-12-27 2006-12-05 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그 제조 방법
US8154073B2 (en) * 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
JP4543397B2 (ja) * 2006-08-17 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
US8129779B2 (en) 2007-09-03 2012-03-06 Rohm Co., Ltd. Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
JP5385567B2 (ja) * 2007-09-03 2014-01-08 ローム株式会社 半導体装置および半導体装置の製造方法
US7704383B2 (en) * 2007-10-16 2010-04-27 Honeywell Interational Inc. Portable fuel desulfurization unit
KR100940642B1 (ko) * 2007-12-28 2010-02-05 주식회사 동부하이텍 반도체 소자의 제조방법
US8252653B2 (en) 2008-10-21 2012-08-28 Applied Materials, Inc. Method of forming a non-volatile memory having a silicon nitride charge trap layer
US8198671B2 (en) 2009-04-22 2012-06-12 Applied Materials, Inc. Modification of charge trap silicon nitride with oxygen plasma
KR101095802B1 (ko) * 2010-01-07 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US8143126B2 (en) 2010-05-10 2012-03-27 Freescale Semiconductor, Inc. Method for forming a vertical MOS transistor
JP5662865B2 (ja) * 2010-05-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9438227B2 (en) * 2013-12-02 2016-09-06 The Hong Kong University Of Science And Technology Gate-controlled p-i-n switch with a charge trapping material in the gate dielectric and a self-depleted channel
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
FR3019937A1 (fr) * 2014-04-11 2015-10-16 St Microelectronics Crolles 2 Procede de formation de tranchees d'isolement
CN106549056B (zh) * 2015-09-22 2019-07-30 大中积体电路股份有限公司 双栅极沟槽式功率晶体管及其制造方法
US10128368B2 (en) * 2016-01-13 2018-11-13 Sinopower Semiconductor, Inc. Double gate trench power transistor and manufacturing method thereof
CN108666361B (zh) * 2017-03-31 2022-04-12 深圳尚阳通科技有限公司 一种通孔免对位的功率器件及其制造方法
JP6929173B2 (ja) * 2017-09-13 2021-09-01 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
JP6956592B2 (ja) * 2017-10-31 2021-11-02 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
JP7151446B2 (ja) * 2018-12-12 2022-10-12 株式会社デンソー 半導体装置の製造方法
CN110739347B (zh) * 2019-10-21 2023-10-20 上海华虹宏力半导体制造有限公司 沟槽栅半导体器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855804A (en) * 1987-11-17 1989-08-08 Motorola, Inc. Multilayer trench isolation process and structure
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JPH07245400A (ja) * 1994-03-08 1995-09-19 Toshiba Corp 電界効果型トランジスタとその製造方法
JPH08213611A (ja) * 1995-02-07 1996-08-20 Sony Corp 半導体装置の製造方法及び半導体装置
US6897520B2 (en) * 1996-05-29 2005-05-24 Madhukar B. Vora Vertically integrated flash EEPROM for greater density and lower cost
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2000196074A (ja) 1998-12-25 2000-07-14 Toshiba Corp 半導体装置およびその製造方法
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
KR100281192B1 (ko) * 1999-03-04 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP2001085686A (ja) * 1999-09-13 2001-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
ITMI20010039A1 (it) * 2000-01-14 2002-07-11 Denso Corp Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso
DE10039441A1 (de) * 2000-08-11 2002-02-28 Infineon Technologies Ag Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
JP2003224274A (ja) * 2002-01-28 2003-08-08 Denso Corp 半導体装置
TW583755B (en) * 2002-11-18 2004-04-11 Nanya Technology Corp Method for fabricating a vertical nitride read-only memory (NROM) cell

Also Published As

Publication number Publication date
DE102005018638A1 (de) 2005-11-10
DE102005018638B4 (de) 2017-06-08
US7622768B2 (en) 2009-11-24
JP2005333112A (ja) 2005-12-02
US20050236664A1 (en) 2005-10-27
ITMI20050704A1 (it) 2005-10-22

Similar Documents

Publication Publication Date Title
JP4760081B2 (ja) 半導体装置及びその製造方法
CN107799591B (zh) Ldmos及其形成方法
JP5198752B2 (ja) 半導体装置の製造方法
JP4971595B2 (ja) 半導体装置
JP4435847B2 (ja) 半導体装置およびその製造方法
JP2004266140A (ja) 半導体装置及びその製造方法
JP2009130357A (ja) トレンチｍｏｓｆｅｔ及びその製造方法
JP2007088322A (ja) 半導体装置及びその製造方法
JP2008004686A (ja) 半導体装置の製造方法
US6974996B2 (en) Semiconductor device and method of manufacturing the same
US7723784B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP2003224274A (ja) 半導体装置
JP5036399B2 (ja) 炭化珪素半導体装置の製造方法
JP5738094B2 (ja) 半導体装置の製造方法
JP2006093506A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4984697B2 (ja) 半導体装置の製造方法
JP2002270838A (ja) 炭化珪素半導体装置及びその製造方法
JP4036099B2 (ja) 半導体装置の製造方法
JP3620475B2 (ja) 半導体装置の製造方法
JP4179811B2 (ja) 縦型ｍｏｓｆｅｔの製造方法
JP2003008018A (ja) 半導体装置及びその製造方法
JP2000049346A (ja) 半導体装置およびその製造方法
TW575943B (en) Floating gate oxide formation method of flash memory
JP2021086949A (ja) 半導体装置の製造方法、及び半導体装置
JP2003273349A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070511

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101026

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110523

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140617

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4760081

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140617

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees