JP2000049346A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】タングステン等からなるゲート電極を備えたＭ
ＯＳＦＥＴにおいて、ドレイン側端部におけるリーク電
流の発生を防止することを目的とする。 【解決手段】シリコン基板１上にゲート酸化膜１０を介
して、タングステン膜８からなるゲート電極を設ける。
ゲート酸化膜１０の中央部の膜厚を１０ｎｍ以下とし、
端部の膜厚を中央部の１．４〜３．０倍の厚さとする。
ＯＳＦＥＴにおいて、ドレイン側端部におけるリーク電
流の発生を防止することを目的とする。 【解決手段】シリコン基板１上にゲート酸化膜１０を介
して、タングステン膜８からなるゲート電極を設ける。
ゲート酸化膜１０の中央部の膜厚を１０ｎｍ以下とし、
端部の膜厚を中央部の１．４〜３．０倍の厚さとする。
Description
【０００１】
【発明の属する技術分野】本発明は、タングステンなど
の金属材料を用いたゲート電極を有する半導体装置およ
びその製造方法に関する。
の金属材料を用いたゲート電極を有する半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】近年、素子の高速化に対する要請に対応
すべく、ＭＯＳＦＥＴのゲート電極材料として、タング
ステンなどの金属やタングステンシリサイドなどの金属
シリサイドが広く用いられるようになってきている。図
９はその一例を示すものである。このＭＯＳＦＥＴはシ
リコン基板１上にゲート酸化膜１０を介してゲート電極
が設けられている。ゲート電極は、リンドープポリシリ
コンからなる多結晶シリコン膜３の下層部と、タングス
テンシリサイド膜８の上層部とを有している。ゲート電
極をこのような２層構造とすることにより、ゲート電極
が低抵抗化し、素子の高速化を図ることが可能となる。
すべく、ＭＯＳＦＥＴのゲート電極材料として、タング
ステンなどの金属やタングステンシリサイドなどの金属
シリサイドが広く用いられるようになってきている。図
９はその一例を示すものである。このＭＯＳＦＥＴはシ
リコン基板１上にゲート酸化膜１０を介してゲート電極
が設けられている。ゲート電極は、リンドープポリシリ
コンからなる多結晶シリコン膜３の下層部と、タングス
テンシリサイド膜８の上層部とを有している。ゲート電
極をこのような２層構造とすることにより、ゲート電極
が低抵抗化し、素子の高速化を図ることが可能となる。
【０００３】以下、従来のＭＯＳＦＥＴの製造方法につ
いて図１１を参照して説明する。
いて図１１を参照して説明する。
【０００４】まず、熱酸化によりシリコン基板表面にゲ
ート酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜２
を形成する。次いでその上に、多結晶シリコン膜３、タ
ングステン膜８をＣＶＤ法により成膜する。膜厚はそれ
ぞれ１００ｎｍ程度とする。この多結晶シリコン膜３、
タングステン膜８の不要箇所を除去してゲート電極形状
にパターニングする（図１１（ａ））。
ート酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜２
を形成する。次いでその上に、多結晶シリコン膜３、タ
ングステン膜８をＣＶＤ法により成膜する。膜厚はそれ
ぞれ１００ｎｍ程度とする。この多結晶シリコン膜３、
タングステン膜８の不要箇所を除去してゲート電極形状
にパターニングする（図１１（ａ））。
【０００５】次に加熱処理を行い、側面に熱酸化膜４を
形成する（図１１（ｂ））。加熱処理の条件は、たとえ
ば雰囲気温度８００℃、処理時間４０分とする。この条
件は、表面が平坦なシリコン基板を処理したときに膜厚
４ｎｍの熱酸化膜が形成される条件である。
形成する（図１１（ｂ））。加熱処理の条件は、たとえ
ば雰囲気温度８００℃、処理時間４０分とする。この条
件は、表面が平坦なシリコン基板を処理したときに膜厚
４ｎｍの熱酸化膜が形成される条件である。
【０００６】次にイオン注入を行って拡散層６ａを形成
した後、ゲート電極部にサイドウォール５を形成し、再
度イオン注入を行うことにより拡散層６ｂを形成する
（図１１（ｃ））。
した後、ゲート電極部にサイドウォール５を形成し、再
度イオン注入を行うことにより拡散層６ｂを形成する
（図１１（ｃ））。
【０００７】
【発明が解決しようとする課題】ところが上記従来技術
では、ゲート電極のドレイン側端部においてＧＩＤＬ
（Gate Induced Drain Leakage Current）とよばれ
るリーク電流が発生し、問題となっていた。これは、ゲ
ート電極端部において電界の集中が起こるため、トンネ
ル現象に起因するリーク電流が発生するというものであ
る。
では、ゲート電極のドレイン側端部においてＧＩＤＬ
（Gate Induced Drain Leakage Current）とよばれ
るリーク電流が発生し、問題となっていた。これは、ゲ
ート電極端部において電界の集中が起こるため、トンネ
ル現象に起因するリーク電流が発生するというものであ
る。
【０００８】このＧＩＤＬの発生は、従来のポリシリコ
ン（多結晶シリコン）のみからなる単層構造ゲート電極
を有するＭＯＳＦＥＴではあまり問題となっていなかっ
た。この理由について以下説明する。ポリシリコンゲー
トを有するＭＯＳＦＥＴでは、ゲート電極形成後、側面
部の酸化工程で、比較的強い酸化条件、たとえば、表面
が平坦なシリコン基板を処理したときに膜厚１０ｎｍ程
度の熱酸化膜が形成される条件で酸化を行うことが可能
であった。これは、このような強い酸化条件で酸化を行
っても、通常、ポリシリコンが異常酸化等により損傷を
受けることはないからである。このため側壁にバーズピ
ークが成長し、結果としてゲート端部に酸化膜の厚膜部
が発生していた（図１０囲み部）。この厚膜部の存在に
より、ゲート電極端部における電界集中が緩和されるの
でＧＩＤＬが発生しにくくなっていたのである。
ン（多結晶シリコン）のみからなる単層構造ゲート電極
を有するＭＯＳＦＥＴではあまり問題となっていなかっ
た。この理由について以下説明する。ポリシリコンゲー
トを有するＭＯＳＦＥＴでは、ゲート電極形成後、側面
部の酸化工程で、比較的強い酸化条件、たとえば、表面
が平坦なシリコン基板を処理したときに膜厚１０ｎｍ程
度の熱酸化膜が形成される条件で酸化を行うことが可能
であった。これは、このような強い酸化条件で酸化を行
っても、通常、ポリシリコンが異常酸化等により損傷を
受けることはないからである。このため側壁にバーズピ
ークが成長し、結果としてゲート端部に酸化膜の厚膜部
が発生していた（図１０囲み部）。この厚膜部の存在に
より、ゲート電極端部における電界集中が緩和されるの
でＧＩＤＬが発生しにくくなっていたのである。
【０００９】ところが、上層にタングステン等を用いた
２層構造のゲートとした場合は、ポリシリコンゲートの
ように強い酸化条件で酸化を行うことはできない。強い
酸化条件で酸化を行うと、上層のタングステン等が異常
酸化をおこす。したがって、ゲート電極側面部の酸化工
程は弱い酸化条件、たとえば、表面が平坦なシリコン基
板を処理したときに膜厚４ｎｍ程度の熱酸化膜が形成さ
れる条件を選択する必要がある。このような条件では、
ゲート側壁にバーズピークがわずかしか成長せず、ゲー
ト端部において十分な酸化膜厚膜部が発生しない（図１
１（ｂ）囲み部）。このためゲート電極端部に電界集中
が起こり、ＧＩＤＬの発生が問題となる。なお、ＲＴＡ
（Rapid Thermal Annealing）によりゲート端部の酸
化膜厚膜部を形成する方法も考えられるが、工程が煩雑
化する。
２層構造のゲートとした場合は、ポリシリコンゲートの
ように強い酸化条件で酸化を行うことはできない。強い
酸化条件で酸化を行うと、上層のタングステン等が異常
酸化をおこす。したがって、ゲート電極側面部の酸化工
程は弱い酸化条件、たとえば、表面が平坦なシリコン基
板を処理したときに膜厚４ｎｍ程度の熱酸化膜が形成さ
れる条件を選択する必要がある。このような条件では、
ゲート側壁にバーズピークがわずかしか成長せず、ゲー
ト端部において十分な酸化膜厚膜部が発生しない（図１
１（ｂ）囲み部）。このためゲート電極端部に電界集中
が起こり、ＧＩＤＬの発生が問題となる。なお、ＲＴＡ
（Rapid Thermal Annealing）によりゲート端部の酸
化膜厚膜部を形成する方法も考えられるが、工程が煩雑
化する。
【００１０】近年、素子の微細化に伴ってゲート酸化膜
が薄膜化される傾向にあるが、ＧＩＤＬの発生はゲート
酸化膜の平均厚みが薄いほど著しくなり、２０ｎｍ以
下、特に１０ｎｍ以下の場合に顕著となる。したがっ
て、上記ＧＩＤＬの問題への対策は従来にまして強く望
まれている。
が薄膜化される傾向にあるが、ＧＩＤＬの発生はゲート
酸化膜の平均厚みが薄いほど著しくなり、２０ｎｍ以
下、特に１０ｎｍ以下の場合に顕著となる。したがっ
て、上記ＧＩＤＬの問題への対策は従来にまして強く望
まれている。
【００１１】本発明は上記事情に鑑みてなされたもので
あり、タングステン等からなるゲート電極を備えたＭＯ
ＳＦＥＴにおいて、ドレイン側端部におけるリーク電流
の発生を防止することを目的とする。
あり、タングステン等からなるゲート電極を備えたＭＯ
ＳＦＥＴにおいて、ドレイン側端部におけるリーク電流
の発生を防止することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決する本発
明によれば、シリコン基板と、該シリコン基板上にゲー
ト酸化膜を介して設けられたゲート電極と、該ゲート電
極の両脇に形成されたソース領域およびドレイン領域と
を有し、該ゲート電極の少なくとも一部は金属材料から
なり、前記ゲート電極のゲート長方向中央部における前
記ゲート酸化膜の膜厚は１０ｎｍ以下であり、前記ゲー
ト電極のゲート長方向端部における前記ゲート酸化膜の
膜厚は、前記ゲート長方向中央部におけるゲート酸化膜
の膜厚の１．４〜３．０倍であることを特徴とする半導
体装置が提供される。
明によれば、シリコン基板と、該シリコン基板上にゲー
ト酸化膜を介して設けられたゲート電極と、該ゲート電
極の両脇に形成されたソース領域およびドレイン領域と
を有し、該ゲート電極の少なくとも一部は金属材料から
なり、前記ゲート電極のゲート長方向中央部における前
記ゲート酸化膜の膜厚は１０ｎｍ以下であり、前記ゲー
ト電極のゲート長方向端部における前記ゲート酸化膜の
膜厚は、前記ゲート長方向中央部におけるゲート酸化膜
の膜厚の１．４〜３．０倍であることを特徴とする半導
体装置が提供される。
【００１３】本発明の半導体装置は、ゲート酸化膜の中
央部の膜厚が１０ｎｍ以下であるのに対し、ゲート酸化
膜の端部の膜厚が中央部での膜厚の１．４〜３．０倍と
なっている。このため、ゲート端部のドレイン領域との
境界において電界の集中を緩和し、リーク電流を効果的
に防止することができる。またゲート電極の少なくとも
一部が金属材料からなるため、ゲート電極の抵抗が小さ
く、優れた応答性が得られる。
央部の膜厚が１０ｎｍ以下であるのに対し、ゲート酸化
膜の端部の膜厚が中央部での膜厚の１．４〜３．０倍と
なっている。このため、ゲート端部のドレイン領域との
境界において電界の集中を緩和し、リーク電流を効果的
に防止することができる。またゲート電極の少なくとも
一部が金属材料からなるため、ゲート電極の抵抗が小さ
く、優れた応答性が得られる。
【００１４】この発明の構成について、図１に示すＭＯ
ＳＦＥＴを例にとってよりさらに説明する。
ＳＦＥＴを例にとってよりさらに説明する。
【００１５】この発明において、ゲート長方向とは図１
における横方向のゲート電極の幅をいう。ゲート酸化膜
の「中央部」とは、基板表面に形成されるチャネル層と
ゲート電極との間に挟まれた部分であって、ゲート酸化
膜の中央付近の領域をいう。また、ゲート酸化膜の「端
部」とは、上記「中央部」を除く領域をいう。たとえば
図１の半導体装置では、中央部の矢印で示した膜厚を１
０ｎｍ以下とし、囲み部の矢印で示した膜厚を中央部で
の膜厚の１．４〜３．０倍とする。
における横方向のゲート電極の幅をいう。ゲート酸化膜
の「中央部」とは、基板表面に形成されるチャネル層と
ゲート電極との間に挟まれた部分であって、ゲート酸化
膜の中央付近の領域をいう。また、ゲート酸化膜の「端
部」とは、上記「中央部」を除く領域をいう。たとえば
図１の半導体装置では、中央部の矢印で示した膜厚を１
０ｎｍ以下とし、囲み部の矢印で示した膜厚を中央部で
の膜厚の１．４〜３．０倍とする。
【００１６】また本発明によれば、（Ａ）シリコン基板
表面にシリコン酸化膜、多結晶シリコン膜をこの順で形
成した後、これらをゲート電極形状にパターニングする
工程と、（Ｂ）酸素を含む雰囲気下で加熱処理を行う工
程と、（Ｃ）全面に層間絶縁膜を形成した後、化学的機
械的研磨またはエッチングにより平坦化し、前記多結晶
シリコン膜の表面を露出させる工程と、（Ｄ）前記多結
晶シリコン膜の少なくとも一部を除去する工程と、
（Ｅ）（Ｄ）の工程で前記多結晶シリコン膜を除去した
部分を埋め込むように、全面に金属膜を形成した後、化
学的機械的研磨またはエッチングにより平坦化する工程
とを含むことを特徴とする半導体装置の製造方法、が提
供される。
表面にシリコン酸化膜、多結晶シリコン膜をこの順で形
成した後、これらをゲート電極形状にパターニングする
工程と、（Ｂ）酸素を含む雰囲気下で加熱処理を行う工
程と、（Ｃ）全面に層間絶縁膜を形成した後、化学的機
械的研磨またはエッチングにより平坦化し、前記多結晶
シリコン膜の表面を露出させる工程と、（Ｄ）前記多結
晶シリコン膜の少なくとも一部を除去する工程と、
（Ｅ）（Ｄ）の工程で前記多結晶シリコン膜を除去した
部分を埋め込むように、全面に金属膜を形成した後、化
学的機械的研磨またはエッチングにより平坦化する工程
とを含むことを特徴とする半導体装置の製造方法、が提
供される。
【００１７】この半導体装置の製造方法において、
（Ｂ）の加熱処理工程によりゲート端部にシリコン酸化
膜の厚膜部が形成されるが、この工程は、ゲート電極の
一部を構成する金属膜を形成する工程（（Ｄ）の工程）
の前に行われる。
（Ｂ）の加熱処理工程によりゲート端部にシリコン酸化
膜の厚膜部が形成されるが、この工程は、ゲート電極の
一部を構成する金属膜を形成する工程（（Ｄ）の工程）
の前に行われる。
【００１８】このため（Ｂ）の加熱処理を、比較的強い
酸化条件、たとえば、表面が平坦なシリコン基板を処理
したときに膜厚１０ｎｍ程度の熱酸化膜が形成される条
件で酸化を行うことが可能となる。この段階では、まだ
タングステン等の金属膜を形成していないので、このよ
うな強い酸化条件で酸化を行っても電極材料が異常酸化
等により損傷を受けることはないからである。
酸化条件、たとえば、表面が平坦なシリコン基板を処理
したときに膜厚１０ｎｍ程度の熱酸化膜が形成される条
件で酸化を行うことが可能となる。この段階では、まだ
タングステン等の金属膜を形成していないので、このよ
うな強い酸化条件で酸化を行っても電極材料が異常酸化
等により損傷を受けることはないからである。
【００１９】このような比較的強い酸化条件にて酸化を
行うことができるため、ゲート電極側壁にバーズピーク
を成長させ、ゲート端部に酸化膜の厚膜部を発生させる
ことができる。これによりゲート電極端部における電界
集中が緩和され、ＧＩＤＬの発生を防止することができ
る。
行うことができるため、ゲート電極側壁にバーズピーク
を成長させ、ゲート端部に酸化膜の厚膜部を発生させる
ことができる。これによりゲート電極端部における電界
集中が緩和され、ＧＩＤＬの発生を防止することができ
る。
【００２０】この半導体装置の製造方法において、
（Ｄ）の工程で、前記多結晶シリコン膜を実質的に完全
に除去してもよい。これにより、ゲート電極の構造を金
属または金属シリサイドからなる単層構造とすることが
できる。このような構造とすることで、より素子の高速
化を図ることができる。
（Ｄ）の工程で、前記多結晶シリコン膜を実質的に完全
に除去してもよい。これにより、ゲート電極の構造を金
属または金属シリサイドからなる単層構造とすることが
できる。このような構造とすることで、より素子の高速
化を図ることができる。
【００２１】また本発明によれば、（Ａ）シリコン基板
表面にシリコン酸化膜、第一の多結晶シリコン膜、エッ
チングストッパー膜、および第二の多結晶シリコン膜を
この順で形成した後、これらをゲート電極形状にパター
ニングする工程と、（Ｂ）酸素を含む雰囲気下で加熱処
理を行う工程と、（Ｃ）全面に層間絶縁膜を形成した
後、化学的機械的研磨またはエッチングにより平坦化
し、前記第二の多結晶シリコン膜の表面を露出させる工
程と、（Ｄ）前記第二の多結晶シリコン膜を除去する工
程と、（Ｅ）（Ｄ）の工程で前記第二の多結晶シリコン
膜を除去した部分を埋め込むように、全面に金属膜を形
成した後、化学的機械的研磨またはエッチングにより平
坦化する工程とを含むことを特徴とする半導体装置の製
造方法、が提供される。
表面にシリコン酸化膜、第一の多結晶シリコン膜、エッ
チングストッパー膜、および第二の多結晶シリコン膜を
この順で形成した後、これらをゲート電極形状にパター
ニングする工程と、（Ｂ）酸素を含む雰囲気下で加熱処
理を行う工程と、（Ｃ）全面に層間絶縁膜を形成した
後、化学的機械的研磨またはエッチングにより平坦化
し、前記第二の多結晶シリコン膜の表面を露出させる工
程と、（Ｄ）前記第二の多結晶シリコン膜を除去する工
程と、（Ｅ）（Ｄ）の工程で前記第二の多結晶シリコン
膜を除去した部分を埋め込むように、全面に金属膜を形
成した後、化学的機械的研磨またはエッチングにより平
坦化する工程とを含むことを特徴とする半導体装置の製
造方法、が提供される。
【００２２】この半導体装置の製造方法によれば、第一
の多結晶シリコン膜と第二の多結晶シリコン膜の間にエ
ッチングストッパー膜を設けているため、その上部で第
二の多結晶シリコン膜のエッチングが止まり、ゲート電
極の下層に位置する多結晶シリコンの厚みを精密に制御
することができる。
の多結晶シリコン膜と第二の多結晶シリコン膜の間にエ
ッチングストッパー膜を設けているため、その上部で第
二の多結晶シリコン膜のエッチングが止まり、ゲート電
極の下層に位置する多結晶シリコンの厚みを精密に制御
することができる。
【００２３】なお、上述した本発明の半導体装置の製造
方法において、たとえば（Ａ）と（Ｂ）の工程の間ある
いは（Ｂ）と（Ｃ）の工程の間に、拡散層を形成するた
めの不純物注入工程を加えても良い。
方法において、たとえば（Ａ）と（Ｂ）の工程の間ある
いは（Ｂ）と（Ｃ）の工程の間に、拡散層を形成するた
めの不純物注入工程を加えても良い。
【００２４】
【発明の実施の形態】本発明の半導体装置においてゲー
ト電極を金属材料からなるものとすることができる。す
なわち、ゲート電極の構造を金属材料からなる単層構造
とすることもできる。このような構造とした場合、ゲー
ト電極内部にショットキ接合部が存在しないので、余分
な電圧を消費することがなく、より素子の高速化を図る
ことができる。
ト電極を金属材料からなるものとすることができる。す
なわち、ゲート電極の構造を金属材料からなる単層構造
とすることもできる。このような構造とした場合、ゲー
ト電極内部にショットキ接合部が存在しないので、余分
な電圧を消費することがなく、より素子の高速化を図る
ことができる。
【００２５】本発明の半導体装置において、金属材料と
は、タングステン、アルミニウム等の金属のみならず、
タングステンシリサイド等の金属シリサイドも含む。た
とえば、タングステン、アルミニウム、銅、タングステ
ンシリサイド、チタンシリサイド、モリブデンシリサイ
ド、およびコバルトシリサイドからなる群から選ばれる
一種または二種以上の材料を用いることができる。この
ような材料を用いることによりゲート電極の低抵抗化を
図ることができる。
は、タングステン、アルミニウム等の金属のみならず、
タングステンシリサイド等の金属シリサイドも含む。た
とえば、タングステン、アルミニウム、銅、タングステ
ンシリサイド、チタンシリサイド、モリブデンシリサイ
ド、およびコバルトシリサイドからなる群から選ばれる
一種または二種以上の材料を用いることができる。この
ような材料を用いることによりゲート電極の低抵抗化を
図ることができる。
【００２６】本発明の半導体装置の製造方法において、
（Ａ）の工程で、シリコン酸化膜の膜厚を１０ｎｍ以下
とすることが好ましい。このシリコン酸化膜はゲート酸
化膜に相当し、上記膜厚はゲート酸化膜中央部の膜厚に
相当する。上記膜厚とすることで応答性の良好な素子が
得られ、また、素子の微細化に対する要請に応えること
ができる。なお膜厚の下限値は特に存在しないが、例え
ば１ｎｍ以上とする。
（Ａ）の工程で、シリコン酸化膜の膜厚を１０ｎｍ以下
とすることが好ましい。このシリコン酸化膜はゲート酸
化膜に相当し、上記膜厚はゲート酸化膜中央部の膜厚に
相当する。上記膜厚とすることで応答性の良好な素子が
得られ、また、素子の微細化に対する要請に応えること
ができる。なお膜厚の下限値は特に存在しないが、例え
ば１ｎｍ以上とする。
【００２７】本発明の半導体装置の製造方法において、
（Ｂ）の工程の加熱処理は、ゲート電極形状を有する部
分のゲート長方向端部において、シリコン酸化膜を膜厚
が所定の厚さとなるまで成長させることが好ましい。す
なわち、好ましくは中央部でのシリコン酸化膜厚の１．
４〜３．０倍、さらに好ましくは２．０〜２．５倍とな
るまで成長させることが好ましい。このような加熱処理
は、たとえば７５０〜８５０℃の温度で行うことが好ま
しい。
（Ｂ）の工程の加熱処理は、ゲート電極形状を有する部
分のゲート長方向端部において、シリコン酸化膜を膜厚
が所定の厚さとなるまで成長させることが好ましい。す
なわち、好ましくは中央部でのシリコン酸化膜厚の１．
４〜３．０倍、さらに好ましくは２．０〜２．５倍とな
るまで成長させることが好ましい。このような加熱処理
は、たとえば７５０〜８５０℃の温度で行うことが好ま
しい。
【００２８】本発明の半導体装置の製造方法において、
金属膜とは、金属材料からなる膜であって金属シリサイ
ド膜も含む。たとえばタングステン、アルミニウム、
銅、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイド、およびコバルトシリサイドからなる
群から選ばれる一種または二種以上の材料からなること
が好ましい。このような材料を用いることによりゲート
電極の低抵抗化を図ることができる。
金属膜とは、金属材料からなる膜であって金属シリサイ
ド膜も含む。たとえばタングステン、アルミニウム、
銅、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイド、およびコバルトシリサイドからなる
群から選ばれる一種または二種以上の材料からなること
が好ましい。このような材料を用いることによりゲート
電極の低抵抗化を図ることができる。
【００２９】以下、本発明の好ましい実施の形態につい
て図１を参照して説明する。図１の半導体装置は、シリ
コン基板１上にゲート酸化膜１０を介して、タングステ
ン膜８からなるゲート電極が設けられている。基板表面
近傍には拡散層６が形成され、ゲート電極およびシリコ
ン基板１の表面には、シリコン酸化膜５が形成されてい
る。ゲート酸化膜１０の端部の膜厚（図中囲み部の矢印
部）は中央部での膜厚の１．４〜３．０倍、好ましくは
２．０〜２．５倍とする。このような膜厚とすること
で、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。一方、ゲート酸化膜の中央部の膜厚は１０ｎｍ以
下とする。このような膜厚とすることで応答性の良好な
素子が得られ、また、素子の微細化に対する要請に応え
ることができる。なおゲート酸化膜の中央部の膜厚の下
限値は特に存在しないが、例えば１ｎｍ以上とする。
て図１を参照して説明する。図１の半導体装置は、シリ
コン基板１上にゲート酸化膜１０を介して、タングステ
ン膜８からなるゲート電極が設けられている。基板表面
近傍には拡散層６が形成され、ゲート電極およびシリコ
ン基板１の表面には、シリコン酸化膜５が形成されてい
る。ゲート酸化膜１０の端部の膜厚（図中囲み部の矢印
部）は中央部での膜厚の１．４〜３．０倍、好ましくは
２．０〜２．５倍とする。このような膜厚とすること
で、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。一方、ゲート酸化膜の中央部の膜厚は１０ｎｍ以
下とする。このような膜厚とすることで応答性の良好な
素子が得られ、また、素子の微細化に対する要請に応え
ることができる。なおゲート酸化膜の中央部の膜厚の下
限値は特に存在しないが、例えば１ｎｍ以上とする。
【００３０】
【実施例】（第１の実施例）本発明の第１の実施例につ
いて図２、３を参照して説明する。
いて図２、３を参照して説明する。
【００３１】まず、熱酸化によりシリコン基板表面にゲ
ート酸化膜となる膜厚８ｎｍのシリコン酸化膜２を形成
した。次いでその上に、多結晶シリコン膜３を、ＣＶＤ
法により膜厚２００ｎｍとして成膜した。この多結晶シ
リコン膜３の不要箇所を除去してゲート電極形状にパタ
ーニングした（図２（ａ））。ゲート長は０．３μｍと
した。
ート酸化膜となる膜厚８ｎｍのシリコン酸化膜２を形成
した。次いでその上に、多結晶シリコン膜３を、ＣＶＤ
法により膜厚２００ｎｍとして成膜した。この多結晶シ
リコン膜３の不要箇所を除去してゲート電極形状にパタ
ーニングした（図２（ａ））。ゲート長は０．３μｍと
した。
【００３２】次に加熱処理を行った。加熱処理の条件
は、雰囲気温度８５０℃、処理時間６０分とした。この
条件は、表面が平坦なシリコン基板を処理したときに膜
厚１０ｎｍの熱酸化膜が形成される条件である。この熱
酸化により全面にシリコン酸化膜４が形成されるが、こ
のとき、ゲート端部においてゲート酸化膜１０の厚膜部
が生じる（図２（ｂ））。これは、ゲート電極形成箇所
にタングステン等の金属膜が形成されていないため、上
記のように強い酸化条件で酸化を行うことができ、ゲー
ト電極側面からの酸化の進行によりゲート酸化膜１０の
上部にバーズビークが発生するためである。この点、従
来技術においては、図１１（ｂ）のようにバーズビーク
が発生しない。ゲート電極形成箇所に、異常酸化の起こ
りやすいタングステン等の金属膜が形成されるため、弱
い酸化条件、たとえば表面が平坦なシリコン基板を処理
したときに膜厚４ｎｍ程度の熱酸化膜が形成される条件
でしか酸化を行うことができないからである。
は、雰囲気温度８５０℃、処理時間６０分とした。この
条件は、表面が平坦なシリコン基板を処理したときに膜
厚１０ｎｍの熱酸化膜が形成される条件である。この熱
酸化により全面にシリコン酸化膜４が形成されるが、こ
のとき、ゲート端部においてゲート酸化膜１０の厚膜部
が生じる（図２（ｂ））。これは、ゲート電極形成箇所
にタングステン等の金属膜が形成されていないため、上
記のように強い酸化条件で酸化を行うことができ、ゲー
ト電極側面からの酸化の進行によりゲート酸化膜１０の
上部にバーズビークが発生するためである。この点、従
来技術においては、図１１（ｂ）のようにバーズビーク
が発生しない。ゲート電極形成箇所に、異常酸化の起こ
りやすいタングステン等の金属膜が形成されるため、弱
い酸化条件、たとえば表面が平坦なシリコン基板を処理
したときに膜厚４ｎｍ程度の熱酸化膜が形成される条件
でしか酸化を行うことができないからである。
【００３３】次にイオン注入を行って拡散層６ａを形成
した後、ゲート電極部にサイドウォールを形成し、再度
イオン注入を行うことにより拡散層６ｂを形成した（図
２（ｃ））。なお拡散層６ａを形成するためのイオン注
入は、図２（ａ）のゲート電極パターニング直後に行っ
てもよい。
した後、ゲート電極部にサイドウォールを形成し、再度
イオン注入を行うことにより拡散層６ｂを形成した（図
２（ｃ））。なお拡散層６ａを形成するためのイオン注
入は、図２（ａ）のゲート電極パターニング直後に行っ
てもよい。
【００３４】つづいて全面にＢＰＳＧ（BoroPhosphoSil
icate Glass）からなる層間絶縁膜７を形成した後、全
面を化学的機械的研磨（ＣＭＰ）により平坦化した（図
３（ａ））。これにより、ゲート電極部の多結晶シリコ
ン膜３の表面が露出する。
icate Glass）からなる層間絶縁膜７を形成した後、全
面を化学的機械的研磨（ＣＭＰ）により平坦化した（図
３（ａ））。これにより、ゲート電極部の多結晶シリコ
ン膜３の表面が露出する。
【００３５】この多結晶シリコン膜３を、１００ｎｍ程
度ドライエッチングした（図３（ｂ））。エッチングに
際しては、ＨＢｒ、Ｃｌ2、Ｏ2を含む混合ガスを用い
た。
度ドライエッチングした（図３（ｂ））。エッチングに
際しては、ＨＢｒ、Ｃｌ2、Ｏ2を含む混合ガスを用い
た。
【００３６】次に全面に膜厚５００ｎｍのタングステン
膜８を形成した後、ＣＭＰによる平坦化を行い、ゲート
電極部にのみタングステン膜８が埋め込まれた形状と
し、ＭＯＳＦＥＴを完成した（図３（ｃ））。
膜８を形成した後、ＣＭＰによる平坦化を行い、ゲート
電極部にのみタングステン膜８が埋め込まれた形状と
し、ＭＯＳＦＥＴを完成した（図３（ｃ））。
【００３７】完成したＭＯＳＦＥＴについてＳＥＭによ
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１３ｎｍであることが確認され
た。また、タングステン膜８の異常酸化は認められなか
った。
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１３ｎｍであることが確認され
た。また、タングステン膜８の異常酸化は認められなか
った。
【００３８】本実施例の方法によれば、ゲート酸化膜１
０の端部に酸化膜の厚膜部を発生させることができ、こ
れによりゲート端部のドレイン領域との境界における電
界の集中を緩和し、リーク電流を効果的に防止すること
ができる。
０の端部に酸化膜の厚膜部を発生させることができ、こ
れによりゲート端部のドレイン領域との境界における電
界の集中を緩和し、リーク電流を効果的に防止すること
ができる。
【００３９】本実施例の方法により作製したＭＯＳＦＥ
Ｔについて、ＧＩＤＬの測定を行った。対照として従来
の方法により作製したＭＯＳＦＥＴについても評価を行
った。従来法によるＭＯＳＦＥＴは、図１１に示すよう
に、シリコン基板上に熱酸化膜を形成後、タングステン
膜を形成し、これをパターニングしてゲート電極を作製
し、膜厚やイオン打ち込み条件等は上記実施例と同等と
した。評価結果を図８に示す。横軸はゲート−ドレイン
電圧、縦軸はリーク電流（ＧＩＤＬ）である。図中、Ａ
は従来の方法により作製したもの、Ｂは、上記実施例に
示した方法により作製したものを示す。いずれも、ゲー
ト酸化膜の中央部の膜厚は８ｎｍである。ゲート酸化膜
端部の膜厚は、Ａは１０ｎｍ、Ｂは１３ｎｍである。す
なわち、側面酸化により発生したバーズビーク由来の酸
化膜厚追加分は、Ａは２ｎｍ、Ｂは５ｎｍである。図に
示すように、本実施例の方法により得られたＭＯＳＦＥ
Ｔは、ＧＩＤＬが大幅に低減されていることがわかる。
Ｔについて、ＧＩＤＬの測定を行った。対照として従来
の方法により作製したＭＯＳＦＥＴについても評価を行
った。従来法によるＭＯＳＦＥＴは、図１１に示すよう
に、シリコン基板上に熱酸化膜を形成後、タングステン
膜を形成し、これをパターニングしてゲート電極を作製
し、膜厚やイオン打ち込み条件等は上記実施例と同等と
した。評価結果を図８に示す。横軸はゲート−ドレイン
電圧、縦軸はリーク電流（ＧＩＤＬ）である。図中、Ａ
は従来の方法により作製したもの、Ｂは、上記実施例に
示した方法により作製したものを示す。いずれも、ゲー
ト酸化膜の中央部の膜厚は８ｎｍである。ゲート酸化膜
端部の膜厚は、Ａは１０ｎｍ、Ｂは１３ｎｍである。す
なわち、側面酸化により発生したバーズビーク由来の酸
化膜厚追加分は、Ａは２ｎｍ、Ｂは５ｎｍである。図に
示すように、本実施例の方法により得られたＭＯＳＦＥ
Ｔは、ＧＩＤＬが大幅に低減されていることがわかる。
【００４０】（実施例２）本実施例は、ゲート電極部の
多結晶シリコン膜中にエッチングストッパー膜９を形成
する点が実施例１と異なる。以下、図４、５を参照して
本実施例のＭＯＳＦＥＴの製造方法について説明する。
多結晶シリコン膜中にエッチングストッパー膜９を形成
する点が実施例１と異なる。以下、図４、５を参照して
本実施例のＭＯＳＦＥＴの製造方法について説明する。
【００４１】まず熱酸化によりシリコン基板表面にゲー
ト酸化膜となる膜厚１０ｎｍのシリコン酸化膜２を形成
した。次いでその上に、リンドープポリシリコンからな
る多結晶シリコン膜３（膜厚１００ｎｍ）、ＳｉＯ2か
らなるエッチングストッパー膜９（膜厚２０ｎｍ）、リ
ンドープポリシリコンからなる多結晶シリコン膜３’
（膜厚１００ｎｍ）を、それぞれＣＶＤ法により形成し
た。
ト酸化膜となる膜厚１０ｎｍのシリコン酸化膜２を形成
した。次いでその上に、リンドープポリシリコンからな
る多結晶シリコン膜３（膜厚１００ｎｍ）、ＳｉＯ2か
らなるエッチングストッパー膜９（膜厚２０ｎｍ）、リ
ンドープポリシリコンからなる多結晶シリコン膜３’
（膜厚１００ｎｍ）を、それぞれＣＶＤ法により形成し
た。
【００４２】次に、多結晶シリコン膜３、エッチングス
トッパー膜９、および多結晶シリコン膜３’の不要箇所
を除去してゲート電極形状にパターニングした（図４
（ａ））。ゲート長は０．３μｍとした。
トッパー膜９、および多結晶シリコン膜３’の不要箇所
を除去してゲート電極形状にパターニングした（図４
（ａ））。ゲート長は０．３μｍとした。
【００４３】次に加熱処理を行った。加熱処理の条件
は、雰囲気温度８５０℃、処理時間６０分とした。この
条件は、表面が平坦なシリコン基板を処理したときに膜
厚１０ｎｍの熱酸化膜が形成される条件である。この熱
酸化により全面にシリコン酸化膜４が形成されるが、こ
のとき、ゲート端部においてゲート酸化膜１０の厚膜部
が生じる（図４（ｂ））。これは、ゲート電極形成箇所
にタングステン等の金属膜が形成されていないため、上
記のように強い酸化条件で酸化を行うことができ、ゲー
ト電極側面からの酸化の進行によりゲート酸化膜１０の
上部にバーズビークが発生するためである。
は、雰囲気温度８５０℃、処理時間６０分とした。この
条件は、表面が平坦なシリコン基板を処理したときに膜
厚１０ｎｍの熱酸化膜が形成される条件である。この熱
酸化により全面にシリコン酸化膜４が形成されるが、こ
のとき、ゲート端部においてゲート酸化膜１０の厚膜部
が生じる（図４（ｂ））。これは、ゲート電極形成箇所
にタングステン等の金属膜が形成されていないため、上
記のように強い酸化条件で酸化を行うことができ、ゲー
ト電極側面からの酸化の進行によりゲート酸化膜１０の
上部にバーズビークが発生するためである。
【００４４】次にイオン注入を行って拡散層６ａを形成
した後、ゲート電極部にサイドウォールを形成し、再度
イオン注入を行うことにより拡散層６ｂを形成した（図
４（ｃ））。なお拡散層６ａを形成するためのイオン注
入は、図２（ａ）のゲート電極パターニング直後に行っ
てもよい。
した後、ゲート電極部にサイドウォールを形成し、再度
イオン注入を行うことにより拡散層６ｂを形成した（図
４（ｃ））。なお拡散層６ａを形成するためのイオン注
入は、図２（ａ）のゲート電極パターニング直後に行っ
てもよい。
【００４５】つづいて全面にＢＰＳＧからなる層間絶縁
膜７を形成した後、全面を化学的機械的研磨（ＣＭＰ）
により平坦化した（図５（ａ））。これにより、ゲート
電極部の多結晶シリコン膜３’の表面が露出する。
膜７を形成した後、全面を化学的機械的研磨（ＣＭＰ）
により平坦化した（図５（ａ））。これにより、ゲート
電極部の多結晶シリコン膜３’の表面が露出する。
【００４６】この多結晶シリコン膜３’を、ドライエッ
チングにより実質的に完全に除去した（図５（ｂ））。
エッチングに際しては、ＨＢｒ、Ｃｌ2、Ｏ2を含む混合
ガスを用いた。本実施例では、エッチングストッパー膜
９を設けているため、エッチング量を精密に制御でき、
ゲート電極中に残る多結晶シリコン膜３を所望の厚みに
することができる。
チングにより実質的に完全に除去した（図５（ｂ））。
エッチングに際しては、ＨＢｒ、Ｃｌ2、Ｏ2を含む混合
ガスを用いた。本実施例では、エッチングストッパー膜
９を設けているため、エッチング量を精密に制御でき、
ゲート電極中に残る多結晶シリコン膜３を所望の厚みに
することができる。
【００４７】つづいてＳｉＯ2からなるエッチングスト
ッパー膜９をドライエッチングにより除去した後、全面
に膜厚５００ｎｍのタングステン膜８を形成する。その
後、ＣＭＰによる平坦化を行い、ゲート電極部にのみタ
ングステン膜８が埋め込まれた形状とし、ＭＯＳＦＥＴ
を完成した（図５（ｃ））。
ッパー膜９をドライエッチングにより除去した後、全面
に膜厚５００ｎｍのタングステン膜８を形成する。その
後、ＣＭＰによる平坦化を行い、ゲート電極部にのみタ
ングステン膜８が埋め込まれた形状とし、ＭＯＳＦＥＴ
を完成した（図５（ｃ））。
【００４８】完成したＭＯＳＦＥＴについてＳＥＭによ
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１５ｎｍであることが確認され
た。また、タングステン膜８の異常酸化は認められなか
った。
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１５ｎｍであることが確認され
た。また、タングステン膜８の異常酸化は認められなか
った。
【００４９】（第３の実施例）本実施例は、ゲート電極
部の多結晶シリコン膜を実質的に完全に除去し、タング
ステンのみからなるゲート電極を形成する点が実施例１
と異なる。以下、図６を参照して本実施例のＭＯＳＦＥ
Ｔの製造方法について説明する。
部の多結晶シリコン膜を実質的に完全に除去し、タング
ステンのみからなるゲート電極を形成する点が実施例１
と異なる。以下、図６を参照して本実施例のＭＯＳＦＥ
Ｔの製造方法について説明する。
【００５０】まず実施例１の図３（ａ）に示す工程ま
で、すなわち、ゲート電極形状の形成、不純物注入、層
間絶縁膜の形成および平坦化を実施例１と同様にして行
った（図６（ａ））。
で、すなわち、ゲート電極形状の形成、不純物注入、層
間絶縁膜の形成および平坦化を実施例１と同様にして行
った（図６（ａ））。
【００５１】次に、多結晶シリコン膜３を、ドライエッ
チングにより実質的に完全に除去した（図６（ｂ））。
「実質的に完全に除去する」とは、エッチング残さがわ
ずかに存在してもよいことを意味するが、オーバーエッ
チングによりエッチング残さを完全に除去することが好
ましい。なお、エッチングに際しては、ＨＢｒ、Ｃ
ｌ 2、Ｏ2を含む混合ガスを用いた。
チングにより実質的に完全に除去した（図６（ｂ））。
「実質的に完全に除去する」とは、エッチング残さがわ
ずかに存在してもよいことを意味するが、オーバーエッ
チングによりエッチング残さを完全に除去することが好
ましい。なお、エッチングに際しては、ＨＢｒ、Ｃ
ｌ 2、Ｏ2を含む混合ガスを用いた。
【００５２】その後、全面に膜厚５００ｎｍのタングス
テン膜８を形成し、ＣＭＰによる平坦化を行ってゲート
電極部にのみタングステン膜８が埋め込まれた形状と
し、ＭＯＳＦＥＴを完成した（図６（ｃ））。
テン膜８を形成し、ＣＭＰによる平坦化を行ってゲート
電極部にのみタングステン膜８が埋め込まれた形状と
し、ＭＯＳＦＥＴを完成した（図６（ｃ））。
【００５３】完成したＭＯＳＦＥＴについてＳＥＭによ
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１３ｎｍであることが確認され
た。また、タングステン膜８の異常酸化は認められなか
った。
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１３ｎｍであることが確認され
た。また、タングステン膜８の異常酸化は認められなか
った。
【００５４】本実施例の方法によれば、ゲート電極をタ
ングステンのみからなる単層構造とすることができる。
したがって、ゲート電極内部にショットキ接合部が存在
しないので、余分な電圧を消費することがなく、より素
子の高速化を図ることができる。また、ゲート電極抵抗
が、実施例１、２のようなタングステン／多結晶シリコ
ン２層構造の場合よりも低減され、この点からも素子の
高速化を図ることができる。
ングステンのみからなる単層構造とすることができる。
したがって、ゲート電極内部にショットキ接合部が存在
しないので、余分な電圧を消費することがなく、より素
子の高速化を図ることができる。また、ゲート電極抵抗
が、実施例１、２のようなタングステン／多結晶シリコ
ン２層構造の場合よりも低減され、この点からも素子の
高速化を図ることができる。
【００５５】（第４の実施例）上述した第１の実施例
で、ゲート電極形状にパターニングした直後（図２
（ａ））、ウエットエッチングによりシリコン酸化膜の
側面をエッチングしてもよい。エッチング液としては、
たとえば希釈したＨＦ水溶液を用いることができる。側
面をエッチングし、図７に示すようにシリコン酸化膜２
を内側に凹んだ形状とすることにより、ゲート電極側面
からの酸化の進行をより促進することができる。これに
より後の加熱処理の工程でシリコン酸化膜２の端部の膜
厚を充分に厚くすることができる。
で、ゲート電極形状にパターニングした直後（図２
（ａ））、ウエットエッチングによりシリコン酸化膜の
側面をエッチングしてもよい。エッチング液としては、
たとえば希釈したＨＦ水溶液を用いることができる。側
面をエッチングし、図７に示すようにシリコン酸化膜２
を内側に凹んだ形状とすることにより、ゲート電極側面
からの酸化の進行をより促進することができる。これに
より後の加熱処理の工程でシリコン酸化膜２の端部の膜
厚を充分に厚くすることができる。
【００５６】
【発明の効果】以上説明したように本発明の半導体装置
は、ゲート酸化膜の膜厚を端部において厚くしてるた
め、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。またゲート電極の少なくとも一部が金属材料から
なるため、ゲート電極の抵抗が小さく、優れた応答性が
得られる。
は、ゲート酸化膜の膜厚を端部において厚くしてるた
め、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。またゲート電極の少なくとも一部が金属材料から
なるため、ゲート電極の抵抗が小さく、優れた応答性が
得られる。
【００５７】また本発明の半導体装置の製造方法は、は
じめに多結晶シリコン膜からなるゲート電極部を形成
し、その後、その一部または全部を除去し、タングステ
ン等の金属を埋め込んでいる。このため、ゲート電極の
側面酸化を比較的強い酸化条件で行うことができ、ゲー
ト電極端部においてゲート酸化膜が厚膜化された半導体
装置を容易に得ることができる。
じめに多結晶シリコン膜からなるゲート電極部を形成
し、その後、その一部または全部を除去し、タングステ
ン等の金属を埋め込んでいる。このため、ゲート電極の
側面酸化を比較的強い酸化条件で行うことができ、ゲー
ト電極端部においてゲート酸化膜が厚膜化された半導体
装置を容易に得ることができる。
【図１】本発明の半導体装置の断面模式図である。
【図２】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図３】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図４】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図５】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図６】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図７】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図８】本発明の半導体装置および従来技術に係る半導
体装置のリーク電流測定結果を示す図である。
体装置のリーク電流測定結果を示す図である。
【図９】従来の半導体装置の断面模式図である。
【図１０】従来の半導体装置の断面模式図である。
【図１１】従来の半導体装置の製造方法の工程断面図で
ある。
ある。
１ シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ 熱酸化膜 ５ サイドウォール ６ａ 拡散層 ６ｂ 拡散層 ７ 層間絶縁膜 ８ タングステン膜 ９ エッチングストッパー膜 １０ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB18 BB20 BB25 BB26 BB28 BB36 BB40 CC05 DD04 DD43 DD99 FF06 FF13 GG09 HH16 5F040 DA00 DA01 DC01 EC01 EC04 EC07 EC08 EC09 EC10 EC12 EC19 ED09 EF01 FA12 FA16 FA19 FC00
Claims (10)
- 【請求項１】 シリコン基板と、該シリコン基板上にゲ
ート酸化膜を介して設けられたゲート電極と、該ゲート
電極の両脇に形成されたソース領域およびドレイン領域
とを有し、該ゲート電極の少なくとも一部は金属材料か
らなり、前記ゲート電極のゲート長方向中央部における
前記ゲート酸化膜の膜厚は１０ｎｍ以下であり、前記ゲ
ート電極のゲート長方向端部における前記ゲート酸化膜
の膜厚は、前記ゲート長方向中央部におけるゲート酸化
膜の膜厚の１．４〜３．０倍であることを特徴とする半
導体装置。 - 【請求項２】 前記ゲート電極は金属材料からなること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記金属材料は、タングステン、アルミ
ニウム、銅、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイド、およびコバルトシリサイド
からなる群から選ばれる一種または二種以上の材料であ
ることを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 （Ａ）シリコン基板表面にシリコン酸化
膜、多結晶シリコン膜をこの順で形成した後、これらを
ゲート電極形状にパターニングする工程と、（Ｂ）酸素
を含む雰囲気下で加熱処理を行う工程と、（Ｃ）全面に
層間絶縁膜を形成した後、化学的機械的研磨またはエッ
チングにより平坦化し、前記多結晶シリコン膜の表面を
露出させる工程と、（Ｄ）前記多結晶シリコン膜の少な
くとも一部を除去する工程と、（Ｅ）（Ｄ）の工程で前
記多結晶シリコン膜を除去した部分を埋め込むように、
全面に金属膜を形成した後、化学的機械的研磨またはエ
ッチングにより平坦化する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 （Ｄ）の工程で、前記多結晶シリコン膜
を実質的に完全に除去することを特徴とする請求項４に
記載の半導体装置の製造方法。 - 【請求項６】 （Ａ）シリコン基板表面にシリコン酸化
膜、第一の多結晶シリコン膜、エッチングストッパー
膜、および第二の多結晶シリコン膜をこの順で形成した
後、これらをゲート電極形状にパターニングする工程
と、（Ｂ）酸素を含む雰囲気下で加熱処理を行う工程
と、（Ｃ）全面に層間絶縁膜を形成した後、化学的機械
的研磨またはエッチングにより平坦化し、前記第二の多
結晶シリコン膜の表面を露出させる工程と、（Ｄ）前記
第二の多結晶シリコン膜を除去する工程と、（Ｅ）
（Ｄ）の工程で前記第二の多結晶シリコン膜を除去した
部分を埋め込むように、全面に金属膜を形成した後、化
学的機械的研磨またはエッチングにより平坦化する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 （Ａ）の工程で、前記シリコン酸化膜の
膜厚を１０ｎｍ以下とすることを特徴とする請求項４乃
至６いずれかに記載の半導体装置の製造方法。 - 【請求項８】 （Ｂ）の工程の加熱処理により、前記ゲ
ート電極形状を有する部分のゲート長方向端部におい
て、前記シリコン酸化膜を、前記ゲート長方向の中央部
におけるゲート酸化膜の１．４〜３．０倍の膜厚となる
まで成長させることを特徴とする請求項４乃至７いずれ
かに記載の半導体装置の製造方法。 - 【請求項９】 （Ｂ）の工程で、加熱処理を７５０〜８
５０℃の温度で行うことを特徴とする請求項４乃至８い
ずれかに記載の半導体装置の製造方法。 - 【請求項１０】 前記金属膜は、タングステン、アルミ
ニウム、銅、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイド、およびコバルトシリサイド
からなる群から選ばれる一種または二種以上の材料から
なることを特徴とする請求項４乃至９いずれかに記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218035A JP2000049346A (ja) | 1998-07-31 | 1998-07-31 | 半導体装置およびその製造方法 |
| TW088112840A TW428233B (en) | 1998-07-31 | 1999-07-27 | Semiconductor device and manufacturing method thereof |
| CN99111183A CN1244041A (zh) | 1998-07-31 | 1999-07-29 | 半导体器件及其制造方法 |
| KR1019990031290A KR20000012100A (ko) | 1998-07-31 | 1999-07-30 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218035A JP2000049346A (ja) | 1998-07-31 | 1998-07-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049346A true JP2000049346A (ja) | 2000-02-18 |
Family
ID=16713631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218035A Pending JP2000049346A (ja) | 1998-07-31 | 1998-07-31 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2000049346A (ja) |
| KR (1) | KR20000012100A (ja) |
| CN (1) | CN1244041A (ja) |
| TW (1) | TW428233B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411304B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 동기식 디램 소자의 제조방법 |
| JP2007134432A (ja) * | 2005-11-09 | 2007-05-31 | Sony Corp | 半導体装置およびその製造方法 |
| US9768268B2 (en) | 2015-01-14 | 2017-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1998
- 1998-07-31 JP JP10218035A patent/JP2000049346A/ja active Pending
-
1999
- 1999-07-27 TW TW088112840A patent/TW428233B/zh not_active IP Right Cessation
- 1999-07-29 CN CN99111183A patent/CN1244041A/zh active Pending
- 1999-07-30 KR KR1019990031290A patent/KR20000012100A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411304B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 동기식 디램 소자의 제조방법 |
| JP2007134432A (ja) * | 2005-11-09 | 2007-05-31 | Sony Corp | 半導体装置およびその製造方法 |
| US9768268B2 (en) | 2015-01-14 | 2017-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1244041A (zh) | 2000-02-09 |
| TW428233B (en) | 2001-04-01 |
| KR20000012100A (ko) | 2000-02-25 |
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