KR100615121B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명의 적층 게이트 전극을 갖는 반도체 장치 제조 방법에 있어서, 인이 도핑된 폴리실리콘이 게이트 산화막 상에 형성된다. 고융점 금속 또는 고융점 금속과 실리콘의 화합물이 상기 폴리실리콘 상에 형성된다. 폴리실리콘과 게이트 산화막 사이의 경계면에서의 폴리실리콘 내의 인의 농도가 2×1020(1/㎤) 이하가 되도록 인이 폴리실리콘에 도핑된다. 그 다음, 수증기를 포함하는 웨트 수소 분위기 내에서 열산화가 수행된다.
반도체 장치, 적층 게이트 전극
Description
도 1은 소자 분리 및 웰을 형성하는 단계를 도시한 도면.
도 2는 게이트 전극 형성 후의 단면을 도시한 도면.
도 3은 웨트 수소 산화 프로세스를 도시한 도면.
도 4는 종래 기술에 의한 웨트 수소 산화 후의 단면을 도시한 도면.
도 5는 본 발명과 종래 기술에 있어서의 MOS 트랜지스터 특성을 비교한 도면.
도 6은 인이 도핑된 폴리실리콘과 산화막 사이의 접착 강도와 웨트 수소 산화 사이의 관계를 도시한 도면.
도 7은 인이 도핑된 폴리실리콘의 인 농도 분포를 도시한 도면.
♠도면의 주요 부분에 대한 부호의 설명♠
101 : 실리콘 기판
102 : 소자 분리 영역
103 : 불순물
104 : 게이트 산화막
105 : 인이 도핑된 폴리실리콘
106 : 텅스텐
본 발명은 일반적으로는 적층 게이트 전극을 갖는 반도체 장치 제조 방법에 관한 것이다.
차세대 MOS 트랜지스터의 게이트 전극으로서, 텅스텐과 폴리실리콘을 포함하는 텅스텐 폴리메탈 구조(tungsten polymetal structure)에 기대가 모아지고 있다. 텅스텐 폴리메탈 게이트는 현재 주류를 이루고 있는 텅스텐 폴리사이드 게이트(텅스텐과 실리콘의 화합물과 폴리실리콘의 적층 구조)와 비교하여 아주 낮은 저항을 가지며, 반도체 집적 회로에서 다음과 같은 이점을 갖는다.
첫 번째로는 미세화의 이점이다. 폴리사이드 구조에 있어서, 저항값의 문제로 인해 더 이상의 미세화는 어렵게 되었다. 이것은 동일한 구조에서 미세화에 반비례하여 저항값이 증가하기 때문이다. 폴리메탈 구조를 취함으로써, 미세화시 저항값의 장벽을 제거하는 것이 가능하게 되었다.
두 번째 이점은 고속 장치 실현이 가능하다는 것이다. 장치 속도의 결정 인자로서, 게이트 저항이 상대적으로 큰 비율을 차지한다. 폴리메탈 게이트에 의하면, 게이트 저항에 의해 야기되는 지연은 최소화되어 고속 장치를 실현하게 된다.
본 발명자는 텅스텐 폴리메탈 게이트 기술의 대량 생산 적용에 성공하였다. 그러나, 게이트 폴리실리콘과 게이트 산화막 사이에서 박리의 불량(또는 결함)이 발생하였다. 일반적으로, 폴리실리콘과 산화막 사이의 접착도는 아주 높고, 따라서 이러한 불량은 종래에는 거의 발생하지 않았다. 박리가 발생하는 부분에서는, MOS 트랜지스터의 임계 전압이 증가되어 회로가 정상적으로 동작하는 것을 불가능하게 한다.
연구의 결과, 불량의 주원인은 웨트 수소 산화(wet-hydrogen oxidation)에 의해 폴리실리콘과 산화막 사이의 접착 강도가 감소하기 때문임이 밝혀졌다. 최종적으로는, 웨트 수소 산화에 의한 버즈 비크(bird's beak) 응력이 박리를 유발하게 된다.
불량 프로세스 의존성에 관한 본 발명자에 의해 수행된 연구 결과, 불량 발생율은 폴리실리콘 내의 인의 농도에 크게 의존한다는 것이 밝혀졌다. 또한, 폴리실리콘과 산화막 사이의 접착 강도는 인의 농도를 줄이는 것에 의해 크게 향상됨이 밝혀졌다.
따라서, 본 발명의 목적은 폴리실리콘과 산화막 사이의 접착 강도를 크게 향상시킬 수 있는 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 언급된 목적을 달성하기 위해서, 본 발명의 제 1 양상에 따르면,
게이트 산화막 상에 인이 도핑된 폴리실리콘을 형성하는 단계와;
상기 폴리실리콘 상에 고융점 금속 또는 고융점 금속과 실리콘의 화합물을 형성하는 단계와;
상기 폴리실리콘과 상기 게이트 산화막 사이의 경계면에서의 폴리실리콘 내 의 인의 농도가 2×1020(1/㎤) 이하가 되도록 상기 폴리실리콘으로 인을 도핑하는 단계; 및
수증기를 포함하는 웨트 수소 분위기 내에서 열산화를 수행하는 단계를 포함하는 적층 게이트 전극을 구비한 반도체 장치 제조 방법이 제공된다.
여기서, 상기 웨트 수소 분위기는 H2O와 H2의 혼합 분위기이다. 상기 웨트 수소 분위기는 5 내지 10%의 수증기를 포함하며, 상기 열산화는 800 내지 900℃의 온도와 3 내지 5㎚의 막두께의 조건하에서 수행되는 것이 바람직하다.
이러한 조건 하에서, 웨트 수소 분위기에서의 열산화가 되는 동안, 상기 폴리실리콘의 하단에 버즈 비크(bird's beak)가 형성된다. 상기 버즈 비크는 상기 폴리실리콘의 단부에서의 전계의 집중을 감소하도록 형성된다.
상기 버즈 비크의 응력에 의한 상기 폴리실리콘과 상기 게이트 산화막 사이의 접착 강도에서의 감소를 억제하도록 상기 인이 도핑된다.
상기 폴리실리콘 내의 상기 인의 농도는 상기 게이트 전극의 상층을 향해 실질적으로 균일한 것이 바람직하다. 이 경우, 상기 인의 농도는, 예를 들면, 1×1020(1/㎤)와 동일하다. 다르게는, 상기 폴리실리콘 내의 상기 인의 농도는 상기 게이트 전극의 상층을 향해 연속적으로 또는 불연속적으로 증가된다. 여기서, 상기 고융점 금속은 텅스텐을 포함한다.
이하, 본 발명의 양호한 실시예가 첨부된 도면을 참조하여 설명될 것이다.
제 1 실시예
이하, 본 발명의 제 1 실시예에 따른 반도체 장치에 대해 설명할 것이다.
도 1을 참조하면, 먼저, 실리콘 기판(101)에 소자 분리 영역(102)이 형성된다. 소자 분리로서, 약 250㎚ 깊이의 쉘로우 트렌치 분리(STI: Shallow Trench Isolation)가 일반적으로 사용된다.
그 다음, 이온 주입에 의해 불순물(103)이 실리콘 기판(101)에 주입되어 웰을 형성한다. 필요하면, MOS 트랜지스터의 임계값을 조정하기 위해 다른 이온 주입이 수행될 수도 있다. 이러한 이온 주입은 포토리소그래피에 의해 소정의 영역에만 선택적으로 수행된다.
이러한 이온 주입이 완료되면, 900℃에서 약 10분동안 열처리가 수행된다.
계속해서, 게이트 전극이 형성된다. 도 2를 참조하면, 열산화법에 의해 약 7㎚의 두께를 갖는 게이트 산화막(104)이 게이트 절연막으로서 형성된다. 그 다음, 인이 도핑된 폴리실리콘(105)과 텅스텐(106)이 저압 CVD법(LP-CVD법)과 스퍼터링법에 의해 각각 성장된다. 이 경우, 인이 도핑된 폴리실리콘(105)은 일반적으로 약 100㎚의 막두께로 설정되고, 텅스텐(106)은 약 80㎚의 막두께로 설정된다.
여기서, 인이 도핑된 폴리실리콘(105) 내의 인의 농도는 게이트 산화막(104)과 인이 도핑된 폴리실리콘(105) 사이의 경계면에서 2E20(1/㎤)(즉, 2×1020(1/㎤)) 이하이다. 제 1 실시예에 따르면, 도 7에 도시된 바와 같이, 인의 농도는 1E20(1/㎤)(즉, 1×1020(1/㎤))이고, 균일한 분포를 나타낸다.
도 2에 도시되진 않았지만, 질화텅스텐(WN)과 같은 배리어 금속이 인이 도핑된 폴리실리콘(105)과 텅스텐(106) 사이에 삽입되어 장치의 열적 안정성을 확보할 수도 있다. 또한, 도 2에 도시되진 않았지만, 텅스텐(106)의 상층에 절연막이 더 형성될 수 도 있다.
이들 막은 포토리소그래피와 이방성 에칭의 조합에 의해 패턴화된다. 게이트 길이는 통상적으로 약 0.10㎛로 설정된다.
다음에, 웨트 수소 산화 공정이 도 3을 참조하여 설명될 것이다.
이 공정에 있어서, 약 3 내지 5㎚의 열산화는 5 내지 10%의 수증기를 포함하는 웨트 수소 분위기(109)에서 수행된다. 적절한 처리 온도는 800 내지 900℃ 사이의 범위이다. 웨트 수소산은 H2O와 H2의 혼합 분위기를 의미한다. 그 압력과 온도를 적절하게 선택함으로써, 텅스텐을 산화시키지 않으면서 실리콘(폴리실리콘을 포함)만이 산화될 수 있다.
이것은 텅스텐과 실리콘 사이의 산화/환원 반응의 평형 상수에서의 차이를 사용하는 기술인데, 선택 산화로도 칭해진다.
웨트 수소산의 주목적은 버즈 비크(107)를 형성함으로써 장치의 신뢰성을 향상시키는 것이다. 이는 게이트 단부에서의 전계 집중이 버즈 비크(107)에 의해 감소될 수 있기 때문이다.
계속해서, 본 발명과 종래 기술을 비교한다. 도 4를 참조하면, 보이드(void)(공동(cavity); 110)가 게이트 산화막(104)과 인이 도핑된 폴리실리콘(105) 사이에 형성된다. 이러한 보이드(110)의 존재는 MOS 트랜지스터의 임계 전압을 증가시켜 수율을 감소시키게 된다.
도 5를 참조하여, 보이드(110)가 존재하지 않는 경우의 본 발명의 MOS 트랜지스터의 특성과 보이드(110)가 존재하는 경우의 종래 기술의 MOS 트랜지스터의 특성을 비교한다. 도 5에 있어서, 횡좌표는 게이트 전압을 나타내고, 종좌표는 드레인 전류를 나타낸다.
이하, 보이드(110) 형성 메커니즘이 도 6을 참조하여 설명한다. 여기서, 횡좌표는 웨트 수소 산화 시간(또는 산화막 두께)을 나타내고, 종좌표는 인이 도핑된 폴리실리콘과 산화막 사이의 접착 강도를 나타낸다.
도 6으로부터, 폴리실리콘과 산화막 사이의 접착 강도는 웨트 수소 산화가 진행할수록 점차 감소됨을 알 수 있다. 접착 강도는 크게 폴리실리콘 내의 인의 농도에 의존하며, 인의 농도가 작아질수록 접착 강도는 증가한다.
종래 기술에 있어서, 인이 도핑된 폴리실리콘(105) 내의 인의 농도는 통상적으로 4E20(1/㎤)으로 높다. 도 6에 도시된 바와 같이, 웨트 수소 산화가 진행함에 따라, 폴리실리콘과 산화막 사이의 접착 강도는 점차 감소된다.
도 3에 도시된 바와 같이, 버즈 비크(107)는, 상기 상술된 바와 같이, 웨트 수소 산화에서 형성된다. 버즈 비크(107)는 응력(108)을 발생시킨다. 결론적으로, 버즈 비크(107)의 응력(108)은 인이 도핑된 폴리실리콘(105)과 게이트 산화막(104) 사이의 접착 강도가 충분하지 않은 상태에서 가해진다. 이러한 상황 하에서, 인이 도핑된 폴리실리콘(105)과 게이트 산화막(104) 사이에 박리가 발생하여, 도 4에 도시된 바와 같이, 보이드(110)를 형성하게 된다.
한편, 도 6에 도시된 바와 같이, 인의 농도가 본 발명의 제 1 실시예에 따라 1E20(1/㎤)로 설정되면, 웨트 수소 산화에 의해서 접착 강도의 감소가 역시 발생하지만, 종래 기술과 비교하여 충분히 큰 접착 강도가 확보될 수 있다. 따라서, 인이 도핑된 폴리실리콘(105)과 게이트 산화막(104) 사이에 박리가 발생하지 않게 되고, 그 결과 수율이 높아지게 된다.
상기 상술된 바와 같이, 인이 도핑된 폴리실리콘(105)과 텅스텐(106)을 포함하는 적층 게이트 전극에 대해서 설명하였지만, 실제, 상부 전극은 임의의 고융점 금속 또는 고융점 금속과 실리콘의 화합물(소위 실리사이드)로 만들어 질 수도 있다. 본 발명에 있어서는 웨트 수소 산화를 이용하는 것이 본질이기 때문이다.
제 2 실시예
계속해서, 본 발명의 제 2 실시예에 따른 반도체 장치에 대해서 설명한다.
도 7에 도시된 바와 같이, 인이 도핑된 폴리실리콘(105)의 인 농도 분포에 있어서, 게이트 산화막(104)의 계면측에 낮은 농도가 설정되고, 텅스텐(106)의 계면측에 높은 농도가 설정된다. 이 경우에 있어서의 접착 강도는 도 6에 도시된 것과 유사하다.
인이 도핑된 폴리실리콘(105)과 텅스텐(106) 사이의 계면 저항을 감소시키기 위해 텅스텐(106)의 계면측에 높은 농도가 설정된다. 또한, 이 경우에 있어서, 종래 기술에 따른 폴리실리콘(105) 내의 4E20(1/㎤)의 인 농도와 비교하여 충분히 큰 접착 강도가 얻어질 수 있다. 인이 웨트 수소 산화에서 재분포되어 게이트 산화막(104)에서의 인 농도를 증가시키기 때문에 접착 강도는 제 1 실시예의 균일한 1E20(1/㎤)보다 더 낮아진다.
이상과 같이, 인 농도 분포가 연속적인 예를 통해 설명하였지만, 계단 모양으로 불연속적 변화를 나타내는 농도 분포의 경우에 있어서도 문제가 없는 것은 말할 필요도 없다.
본 발명에 따르면, 폴리실리콘과 산화막 사이의 접착 강도를 크게 향상시킬 수 있는 반도체 장치 제조 방법을 제공할 수 있다. 구체적으로는, 웨트 수소 산화 공정에서 폴리실리콘과 산화막 사이의 접착 강도의 감소를 억제함으로써 수율을 높일 수 있다.
본 발명을 몇몇 실시예와 연계하여 설명하였지만, 당업자라면 여러 가지 다른 방법으로 본 발명을 실시할 수 있을 것이다.
상기 상술된 바와 같이, 본 발명에 따르면, 상층으로서 고융점 금속 또는 고융점 금속과 실리콘의 화합물(즉, 실리사이드)을 포함하며 하층으로서 인이 도핑된 폴리실리콘을 포함하는 적층 게이트 전극을 구비한 MOS 반도체 집적 회로에 있어서, 폴리실리콘과 게이트 산화막 사이의 경계면에서의 인의 농도는 2×1020(1/㎤)(즉, 2E20(1/㎤)) 이하로 설정된다. 이에 의해, 폴리실리콘과 산화막 사이의 접착 강도에서의 감소가 억제되어 수율이 높아지게 된다. 여기서 웨트 수소 산화는 H2O와 H2의 혼합 분위기 내에서 수행되는 열산화를 의미한다.
Claims (10)
- 적층 게이트 전극을 구비한 반도체 장치 제조 방법에 있어서,게이트 산화막 상에 인이 도핑된 폴리실리콘을 형성하는 단계와;상기 폴리실리콘 상에 고융점 금속 또는 고융점 금속과 실리콘 화합물을 형성하는 단계와;상기 폴리실리콘과 상기 게이트 산화막 사이의 경계면에서의 폴리실리콘 내의 인의 농도가 2×1020(1/㎤) 이하가 되도록 상기 폴리실리콘으로 인을 도핑하는 단계; 및수증기를 포함하는 웨트 수소 분위기 내에서 열산화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 웨트 수소 분위기는 H2O와 H2의 혼합 분위기이고,상기 웨트 수소 분위기는 5% 내지 10%의 수증기를 포함하며,상기 열산화는 800℃ 내지 900℃의 온도와 3㎚ 내지 5㎚의 막두께의 조건하에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
- 제 1 항에 있어서,웨트 수소 분위기에서의 열산화가 되는 동안, 상기 폴리실리콘의 하단에 버즈 비크(bird's beak)가 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 버즈 비크는 상기 폴리실리콘의 단부에서 전계 집중이 감소되도록 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 버즈 비크의 응력에 의한 상기 폴리실리콘과 상기 게이트 산화막 사이의 접착 강도에서의 감소를 억제하도록 상기 인이 도핑되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘 내의 상기 인의 농도는 상기 게이트 전극의 상층을 향해 실질적으로 균일하고,상기 인의 농도는 1×1020(1/㎤)와 동일한 것을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 폴리실리콘 내의 상기 인의 농도는 상기 게이트 전극의 상층을 향해 연속적으로 또는 불연속적으로 증가되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
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