JPH1050690A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1050690A JPH1050690A JP20254596A JP20254596A JPH1050690A JP H1050690 A JPH1050690 A JP H1050690A JP 20254596 A JP20254596 A JP 20254596A JP 20254596 A JP20254596 A JP 20254596A JP H1050690 A JPH1050690 A JP H1050690A
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Abstract
(57)【要約】
【課題】 選択酸化法を用いた半導体素子の製造方法に
おいて、選択酸化膜のエッジにおけるストレスを低減
し、後に形成するゲート絶縁膜の信頼性を高めることに
より良好な半導体装置を提供する。 【解決手段】 シリコン基板１上に選択酸化を行う領域
６に溝を形成し、１０５０℃以上の高温で選択酸化６を
行った後、犠牲酸化膜を極めて薄く形成する。
おいて、選択酸化膜のエッジにおけるストレスを低減
し、後に形成するゲート絶縁膜の信頼性を高めることに
より良好な半導体装置を提供する。 【解決手段】 シリコン基板１上に選択酸化を行う領域
６に溝を形成し、１０５０℃以上の高温で選択酸化６を
行った後、犠牲酸化膜を極めて薄く形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体素子を選択酸化分離する
半導体装置及びその製造方法に関するものである。
の製造方法に関し、特に半導体素子を選択酸化分離する
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、シリコンＬＳＩの微細化、高集積
化によって、素子間の分離技術への要求はますます厳し
くなっている。即ち、素子の分離幅、分離膜厚さなど
の設計寸法とのずれが少ないこと、素子領域と素子分
離領域との平坦性が高く、後の加工工程への影響が少な
いこと、選択酸化エッジにおけるストレスや欠陥が少
ないこと、トランジスタの狭チャネル効果やサブシュ
レッド特性に与える影響が少ないこと、接合リーク電
流、接合容量が小さいこと、ゲート酸化膜の信頼性に
与える影響が少ないこと等の要求を満たす必要がある。
化によって、素子間の分離技術への要求はますます厳し
くなっている。即ち、素子の分離幅、分離膜厚さなど
の設計寸法とのずれが少ないこと、素子領域と素子分
離領域との平坦性が高く、後の加工工程への影響が少な
いこと、選択酸化エッジにおけるストレスや欠陥が少
ないこと、トランジスタの狭チャネル効果やサブシュ
レッド特性に与える影響が少ないこと、接合リーク電
流、接合容量が小さいこと、ゲート酸化膜の信頼性に
与える影響が少ないこと等の要求を満たす必要がある。
【０００３】なかでも、ゲート酸化膜は、素子の微細化
によってその能力を向上させるために薄膜化され続けて
おり、その信頼性の確保が重要な課題となっている。と
ころで、従来、シリコン基板の選択酸化（ＬＯＣＯＳ：
Local Oxidation ofSilicon）法によって素子分離をし
た場合、素子領域と素子分離領域との境界部分で熱膨
張係数の差による応力発生や、耐酸化性のマスクとし
て機能するシリコン窒化膜Ｓｉ3Ｎ4膜から分解したＮ
（窒素）がシリコン基板に侵入することによりその領域
に後に形成されるゲート絶縁膜の品質が低下するという
欠点があった。
によってその能力を向上させるために薄膜化され続けて
おり、その信頼性の確保が重要な課題となっている。と
ころで、従来、シリコン基板の選択酸化（ＬＯＣＯＳ：
Local Oxidation ofSilicon）法によって素子分離をし
た場合、素子領域と素子分離領域との境界部分で熱膨
張係数の差による応力発生や、耐酸化性のマスクとし
て機能するシリコン窒化膜Ｓｉ3Ｎ4膜から分解したＮ
（窒素）がシリコン基板に侵入することによりその領域
に後に形成されるゲート絶縁膜の品質が低下するという
欠点があった。
【０００４】そこでその欠点の解決のために、ゲート酸
化膜を形成する前に、シリコン基板表面を２０〜５０ｎ
ｍの酸化膜を形成する犠牲酸化を行い、それを剥離した
後所望のゲート酸化膜を形成することが提案されている
（安東浩、他 応用物理学会（秋季）予稿集、p631(199
3)27a-X-8)。また選択酸化を行うためのＳｉ3Ｎ4膜を堆
積するときのバッファ層の役割をするシリコン酸化膜を
そのままゲート酸化膜に用いることも提案されている
(W.Juengling etal,IEEE Transactions on Electron De
vice,Vol.38 p2721(1991))。
化膜を形成する前に、シリコン基板表面を２０〜５０ｎ
ｍの酸化膜を形成する犠牲酸化を行い、それを剥離した
後所望のゲート酸化膜を形成することが提案されている
（安東浩、他 応用物理学会（秋季）予稿集、p631(199
3)27a-X-8)。また選択酸化を行うためのＳｉ3Ｎ4膜を堆
積するときのバッファ層の役割をするシリコン酸化膜を
そのままゲート酸化膜に用いることも提案されている
(W.Juengling etal,IEEE Transactions on Electron De
vice,Vol.38 p2721(1991))。
【０００５】しかしながら、いずれの提案ともに課題が
ある。まず、ゲート酸化膜を形成する前にシリコン基板
表面に犠牲酸化を行い、それを剥離した後ゲート酸化膜
を形成する方法については、ゲート酸化前にこの犠牲酸
化膜を剥離して、ダメージを含む基板の表層を除去して
いるので、素子分離用（フィールド）酸化膜も膜減りを
起こすため、フィールド酸化膜の膜厚はこの膜減り分を
見越して厚くしておく必要がある。
ある。まず、ゲート酸化膜を形成する前にシリコン基板
表面に犠牲酸化を行い、それを剥離した後ゲート酸化膜
を形成する方法については、ゲート酸化前にこの犠牲酸
化膜を剥離して、ダメージを含む基板の表層を除去して
いるので、素子分離用（フィールド）酸化膜も膜減りを
起こすため、フィールド酸化膜の膜厚はこの膜減り分を
見越して厚くしておく必要がある。
【０００６】このように、フィールド酸化膜の厚膜化は
マスクからの変換差の増大や、基板へのストレスが増大
して酸化膜の信頼性の低下や接合リーク電流の増大等の
素子特性を劣化させる原因となる。また、しきい値電圧
調整等の不純物のイオン注入は、通常この犠牲酸化膜を
通して行うために犠牲酸化膜厚の必要量が大きい場合に
は、イオンの加速エネルギーを高くする必要があり、そ
のため注入する不純物分布の拡がりが大きくなり、微細
デバイスを実現するための急峻な不純物プロファイルを
得ることが困難となるいう欠点を有している。
マスクからの変換差の増大や、基板へのストレスが増大
して酸化膜の信頼性の低下や接合リーク電流の増大等の
素子特性を劣化させる原因となる。また、しきい値電圧
調整等の不純物のイオン注入は、通常この犠牲酸化膜を
通して行うために犠牲酸化膜厚の必要量が大きい場合に
は、イオンの加速エネルギーを高くする必要があり、そ
のため注入する不純物分布の拡がりが大きくなり、微細
デバイスを実現するための急峻な不純物プロファイルを
得ることが困難となるいう欠点を有している。
【０００７】次に、バッファ層の役割をするシリコン酸
化膜をそのままゲート酸化膜に用いる方法については、
微細デバイスでは、ゲート酸化膜を極めて薄くする必要
があるため、選択酸化による応力を緩和することが困難
であるという欠点を有している。
化膜をそのままゲート酸化膜に用いる方法については、
微細デバイスでは、ゲート酸化膜を極めて薄くする必要
があるため、選択酸化による応力を緩和することが困難
であるという欠点を有している。
【０００８】
【発明が解決しようとする課題】本発明は、上述の従来
の欠点に鑑みて為されたものであり、シリコン基板への
ストレスを小さくすることにより、半導体装置のゲート
絶縁膜の品質向上が図れる半導体装置及びその製造方法
を提供することを目的とする。
の欠点に鑑みて為されたものであり、シリコン基板への
ストレスを小さくすることにより、半導体装置のゲート
絶縁膜の品質向上が図れる半導体装置及びその製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、選択酸化法を用いた半導体装置の製造方法におい
て、前記選択酸化の酸化温度を１０５０℃以上とするも
のである。請求項２に記載の発明は、シリコン基板上に
形成する半導体素子のチャネル領域への不純物イオン注
入を、前記半導体素子のしきい値電圧が低くなるように
急峻な不純物濃度プロファイルが得られるように、極め
て薄い犠牲酸化膜を介して行うものである。
は、選択酸化法を用いた半導体装置の製造方法におい
て、前記選択酸化の酸化温度を１０５０℃以上とするも
のである。請求項２に記載の発明は、シリコン基板上に
形成する半導体素子のチャネル領域への不純物イオン注
入を、前記半導体素子のしきい値電圧が低くなるように
急峻な不純物濃度プロファイルが得られるように、極め
て薄い犠牲酸化膜を介して行うものである。
【００１０】請求項３に記載の発明は、請求項１に記載
の半導体装置の製造方法において、シリコン基板上に半
導体素子を形成する素子領域と、該素子領域を分離する
素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、素子領域をホトレジストで覆う工程と、露出し
た前記シリコン窒化膜及び前記シリコン酸化膜をエッチ
ング除去する工程と、前記ホトレジストを除去する工程
と、露出したシリコン基板の表面を選択酸化する工程
と、前記シリコン窒化膜を除去する工程と、シリコン基
板表面にイオン注入する工程と、前記シリコン酸化膜を
除去する工程と、ゲート酸化膜を形成する工程と、該ゲ
ート酸化膜上にゲート電極を形成する工程と、該ゲート
電極の一側方にソース、他側方にドレインを形成する工
程と、を備えたものである。
の半導体装置の製造方法において、シリコン基板上に半
導体素子を形成する素子領域と、該素子領域を分離する
素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、素子領域をホトレジストで覆う工程と、露出し
た前記シリコン窒化膜及び前記シリコン酸化膜をエッチ
ング除去する工程と、前記ホトレジストを除去する工程
と、露出したシリコン基板の表面を選択酸化する工程
と、前記シリコン窒化膜を除去する工程と、シリコン基
板表面にイオン注入する工程と、前記シリコン酸化膜を
除去する工程と、ゲート酸化膜を形成する工程と、該ゲ
ート酸化膜上にゲート電極を形成する工程と、該ゲート
電極の一側方にソース、他側方にドレインを形成する工
程と、を備えたものである。
【００１１】請求項４に記載の発明は、請求項１に記載
の半導体装置の製造方法において、シリコン基板上に、
半導体素子を形成する素子領域と、該素子領域を分離す
る素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、前記素子領域をホトレジストで覆う工程と、露
出した前記シリコン窒化膜及びシリコン酸化膜をエッチ
ング除去する工程と、前記ホトレジストを除去する工程
と、露出したシリコン基板の表面を選択酸化する工程
と、前記シリコン窒化膜を除去する工程と、前記シリコ
ン酸化膜を除去する工程と、前記シリコン基板の表面に
犠牲酸化膜を形成する工程と、シリコン基板表面にイオ
ン注入する工程と、前記犠牲酸化膜を除去する工程と、
ゲート酸化膜を形成する工程と、該ゲート酸化膜上にゲ
ート電極を形成する工程と、該ゲート電極の一側方にソ
ース、他側方にドレインを形成する工程と、を備えたも
のである。
の半導体装置の製造方法において、シリコン基板上に、
半導体素子を形成する素子領域と、該素子領域を分離す
る素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、前記素子領域をホトレジストで覆う工程と、露
出した前記シリコン窒化膜及びシリコン酸化膜をエッチ
ング除去する工程と、前記ホトレジストを除去する工程
と、露出したシリコン基板の表面を選択酸化する工程
と、前記シリコン窒化膜を除去する工程と、前記シリコ
ン酸化膜を除去する工程と、前記シリコン基板の表面に
犠牲酸化膜を形成する工程と、シリコン基板表面にイオ
ン注入する工程と、前記犠牲酸化膜を除去する工程と、
ゲート酸化膜を形成する工程と、該ゲート酸化膜上にゲ
ート電極を形成する工程と、該ゲート電極の一側方にソ
ース、他側方にドレインを形成する工程と、を備えたも
のである。
【００１２】請求項５に記載の発明は、シリコン基板上
に半導体素子を形成する素子領域と、該素子領域を分離
する素子分離領域とを備えた半導体装置の製造方法であ
って、前記シリコン基板上にシリコン酸化膜を形成する
工程と、該シリコン酸化膜上にシリコン窒化膜を形成す
る工程と、素子領域をホトレジストで覆う工程と、露出
した前記シリコン窒化膜及び前記シリコン酸化膜をエッ
チング除去後、前記シリコン基板をエッチングして溝を
形成する工程と、前記ホトレジストを除去する工程と、
露出したシリコン基板の表面を選択酸化する工程と、前
記シリコン窒化膜を除去する工程と、シリコン基板表面
にイオン注入する工程と、前記シリコン酸化膜を除去す
る工程と、ゲート酸化膜を形成する工程と、該ゲート酸
化膜上にゲート電極を形成する工程と、該ゲート電極の
一側方にソース、他側方にドレインを形成する工程とを
備えたものである。
に半導体素子を形成する素子領域と、該素子領域を分離
する素子分離領域とを備えた半導体装置の製造方法であ
って、前記シリコン基板上にシリコン酸化膜を形成する
工程と、該シリコン酸化膜上にシリコン窒化膜を形成す
る工程と、素子領域をホトレジストで覆う工程と、露出
した前記シリコン窒化膜及び前記シリコン酸化膜をエッ
チング除去後、前記シリコン基板をエッチングして溝を
形成する工程と、前記ホトレジストを除去する工程と、
露出したシリコン基板の表面を選択酸化する工程と、前
記シリコン窒化膜を除去する工程と、シリコン基板表面
にイオン注入する工程と、前記シリコン酸化膜を除去す
る工程と、ゲート酸化膜を形成する工程と、該ゲート酸
化膜上にゲート電極を形成する工程と、該ゲート電極の
一側方にソース、他側方にドレインを形成する工程とを
備えたものである。
【００１３】請求項６に記載の発明は、請求項１に記載
の半導体装置の製造方法において、シリコン基板上に、
半導体素子を形成する素子領域と、該素子領域を分離す
る素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、前記素子領域をホトレジストで覆う工程と、露
出した前記シリコン窒化膜及びシリコン酸化膜をエッチ
ング除去後、前記シリコン基板をエッチングして溝を形
成する工程と、前記ホトレジストを除去する工程と、露
出したシリコン基板の表面を選択酸化する工程と、前記
シリコン窒化膜を除去する工程と、前記シリコン酸化膜
を除去する工程と、前記シリコン基板の表面に犠牲酸化
膜を形成する工程と、シリコン基板表面にイオン注入す
る工程と、前記犠牲酸化膜を除去する工程と、ゲート酸
化膜を形成する工程と、該ゲート酸化膜上にゲート電極
を形成する工程と、該ゲート電極の一側方にソース、他
の側方にドレインを形成する工程と、を備えたものであ
る。
の半導体装置の製造方法において、シリコン基板上に、
半導体素子を形成する素子領域と、該素子領域を分離す
る素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、前記素子領域をホトレジストで覆う工程と、露
出した前記シリコン窒化膜及びシリコン酸化膜をエッチ
ング除去後、前記シリコン基板をエッチングして溝を形
成する工程と、前記ホトレジストを除去する工程と、露
出したシリコン基板の表面を選択酸化する工程と、前記
シリコン窒化膜を除去する工程と、前記シリコン酸化膜
を除去する工程と、前記シリコン基板の表面に犠牲酸化
膜を形成する工程と、シリコン基板表面にイオン注入す
る工程と、前記犠牲酸化膜を除去する工程と、ゲート酸
化膜を形成する工程と、該ゲート酸化膜上にゲート電極
を形成する工程と、該ゲート電極の一側方にソース、他
の側方にドレインを形成する工程と、を備えたものであ
る。
【００１４】請求項７に記載の発明は、請求項２または
請求項４あるいは請求項６に記載の半導体装置の製造方
法において、前記犠牲酸化膜の厚みが１０ｎｍ以下とす
るものである。請求項８に記載の発明は、請求項５また
は請求項６に記載の半導体装置の製造方法において、前
記素子分離領域のシリコン基板表面の溝の深さを３０〜
５０ｎｍとするものである。
請求項４あるいは請求項６に記載の半導体装置の製造方
法において、前記犠牲酸化膜の厚みが１０ｎｍ以下とす
るものである。請求項８に記載の発明は、請求項５また
は請求項６に記載の半導体装置の製造方法において、前
記素子分離領域のシリコン基板表面の溝の深さを３０〜
５０ｎｍとするものである。
【００１５】請求項９に記載の発明は、請求項１〜請求
項８のうちいずれか１項に記載の半導体装置の製造方法
で製造された半導体装置である。即ち、請求項１に記載
の発明によれば、選択酸化法を用いた半導体装置の製造
方法において、前記選択酸化の酸化温度を１０５０℃以
上とするので、選択酸化膜のエッジにおけるストレスが
緩和でき、後に形成するゲート絶縁膜の高信頼性化が図
れ、引いては特性の良好な半導体装置が得られる。
項８のうちいずれか１項に記載の半導体装置の製造方法
で製造された半導体装置である。即ち、請求項１に記載
の発明によれば、選択酸化法を用いた半導体装置の製造
方法において、前記選択酸化の酸化温度を１０５０℃以
上とするので、選択酸化膜のエッジにおけるストレスが
緩和でき、後に形成するゲート絶縁膜の高信頼性化が図
れ、引いては特性の良好な半導体装置が得られる。
【００１６】請求項２に記載の発明によれば、シリコン
基板上に形成する半導体素子へ不純物イオン注入を、前
記半導体素子のしきい値電圧が低くなるように急峻な不
純物濃度プロファイルが得られるように、極めて薄い犠
牲酸化膜を介して行うので、イオン注入エネルギーを下
げることができるとともに注入する不純物のシリコン基
板中での拡がりを抑制することができる。
基板上に形成する半導体素子へ不純物イオン注入を、前
記半導体素子のしきい値電圧が低くなるように急峻な不
純物濃度プロファイルが得られるように、極めて薄い犠
牲酸化膜を介して行うので、イオン注入エネルギーを下
げることができるとともに注入する不純物のシリコン基
板中での拡がりを抑制することができる。
【００１７】請求項３に記載の発明によれば、シリコン
基板上に半導体素子を形成する素子領域と、該素子領域
を分離する素子分離領域とを備えた半導体装置の製造方
法であって、前記シリコン基板上にシリコン酸化膜を形
成する工程と、該シリコン酸化膜上にシリコン窒化膜を
形成する工程と、素子領域をホトレジストで覆う工程
と、露出した前記シリコン窒化膜及び前記シリコン酸化
膜をエッチング除去する工程と、前記ホトレジストを除
去する工程と、露出したシリコン基板の表面を選択酸化
する工程と、前記シリコン窒化膜を除去する工程と、シ
リコン基板表面にイオン注入する工程と、前記シリコン
酸化膜を除去する工程と、ゲート酸化膜を形成する工程
と、該ゲート酸化膜上にゲート電極を形成する工程と、
該ゲート電極の一側方にソース、他側方にドレインを形
成する工程と、を備えているので、工数低減が図れる。
基板上に半導体素子を形成する素子領域と、該素子領域
を分離する素子分離領域とを備えた半導体装置の製造方
法であって、前記シリコン基板上にシリコン酸化膜を形
成する工程と、該シリコン酸化膜上にシリコン窒化膜を
形成する工程と、素子領域をホトレジストで覆う工程
と、露出した前記シリコン窒化膜及び前記シリコン酸化
膜をエッチング除去する工程と、前記ホトレジストを除
去する工程と、露出したシリコン基板の表面を選択酸化
する工程と、前記シリコン窒化膜を除去する工程と、シ
リコン基板表面にイオン注入する工程と、前記シリコン
酸化膜を除去する工程と、ゲート酸化膜を形成する工程
と、該ゲート酸化膜上にゲート電極を形成する工程と、
該ゲート電極の一側方にソース、他側方にドレインを形
成する工程と、を備えているので、工数低減が図れる。
【００１８】請求項４に記載の発明によれば、シリコン
基板上に、半導体素子を形成する素子領域と、該素子領
域を分離する素子分離領域とを備えた半導体装置の製造
方法であって、前記シリコン基板上にシリコン酸化膜を
形成する工程と、該シリコン酸化膜上にシリコン窒化膜
を形成する工程と、前記素子領域をホトレジストで覆う
工程と、露出した前記シリコン窒化膜及びシリコン酸化
膜をエッチング除去する工程と、前記ホトレジストを除
去する工程と、露出したシリコン基板の表面を選択酸化
する工程と、前記シリコン窒化膜を除去する工程と、前
記シリコン酸化膜を除去する工程と、前記シリコン基板
の表面に犠牲酸化膜を形成する工程と、シリコン基板表
面にイオン注入する工程と、前記犠牲酸化膜を除去する
工程と、ゲート酸化膜を形成する工程と、該ゲート酸化
膜上にゲート電極を形成する工程と、該ゲート電極の一
側方にソース、他側方にドレインを形成する工程と、を
備えているので、工数低減が図れる。
基板上に、半導体素子を形成する素子領域と、該素子領
域を分離する素子分離領域とを備えた半導体装置の製造
方法であって、前記シリコン基板上にシリコン酸化膜を
形成する工程と、該シリコン酸化膜上にシリコン窒化膜
を形成する工程と、前記素子領域をホトレジストで覆う
工程と、露出した前記シリコン窒化膜及びシリコン酸化
膜をエッチング除去する工程と、前記ホトレジストを除
去する工程と、露出したシリコン基板の表面を選択酸化
する工程と、前記シリコン窒化膜を除去する工程と、前
記シリコン酸化膜を除去する工程と、前記シリコン基板
の表面に犠牲酸化膜を形成する工程と、シリコン基板表
面にイオン注入する工程と、前記犠牲酸化膜を除去する
工程と、ゲート酸化膜を形成する工程と、該ゲート酸化
膜上にゲート電極を形成する工程と、該ゲート電極の一
側方にソース、他側方にドレインを形成する工程と、を
備えているので、工数低減が図れる。
【００１９】請求項５に記載の発明によれば、請求項１
の半導体装置の製造方法において、シリコン基板上に半
導体素子を形成する素子領域と、該素子領域を分離する
素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、素子領域をホトレジストで覆う工程と、露出し
た前記シリコン窒化膜及び前記シリコン酸化膜をエッチ
ング除去後、前記シリコン基板をエッチングして溝を形
成する工程と、前記ホトレジストを除去する工程と、露
出したシリコン基板の表面を選択酸化する工程と、前記
シリコン窒化膜を除去する工程と、シリコン基板表面に
イオン注入する工程と、前記シリコン酸化膜を除去する
工程と、ゲート酸化膜を形成する工程と、該ゲート酸化
膜上にゲート電極を形成する工程と、該ゲート電極の一
側方にソース、他の側方にドレインを形成する工程とを
備えているので、工数低減が図れる。
の半導体装置の製造方法において、シリコン基板上に半
導体素子を形成する素子領域と、該素子領域を分離する
素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、素子領域をホトレジストで覆う工程と、露出し
た前記シリコン窒化膜及び前記シリコン酸化膜をエッチ
ング除去後、前記シリコン基板をエッチングして溝を形
成する工程と、前記ホトレジストを除去する工程と、露
出したシリコン基板の表面を選択酸化する工程と、前記
シリコン窒化膜を除去する工程と、シリコン基板表面に
イオン注入する工程と、前記シリコン酸化膜を除去する
工程と、ゲート酸化膜を形成する工程と、該ゲート酸化
膜上にゲート電極を形成する工程と、該ゲート電極の一
側方にソース、他の側方にドレインを形成する工程とを
備えているので、工数低減が図れる。
【００２０】請求項６に記載の発明によれば、請求項１
の半導体装置の製造方法において、シリコン基板上に、
半導体素子を形成する素子領域と、該素子領域を分離す
る素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、前記素子領域をホトレジストで覆う工程と、露
出した前記シリコン窒化膜及びシリコン酸化膜をエッチ
ング除去後、前記シリコン基板をエッチングして溝を形
成する工程と、前記ホトレジストを除去する工程と、露
出したシリコン基板の表面を選択酸化する工程と、前記
シリコン窒化膜を除去する工程と、前記シリコン酸化膜
を除去する工程と、前記シリコン基板の表面に犠牲酸化
膜を形成する工程と、シリコン基板表面にイオン注入す
る工程と、前記犠牲酸化膜を除去する工程と、ゲート酸
化膜を形成する工程と、該ゲート酸化膜上にゲート電極
を形成する工程と、該ゲート電極の一側方にソース、他
の側方にドレインを形成する工程とを備えているので、
イオン注入エネルギーを下げることができるとともに注
入する不純物のシリコン基板中の拡がりを抑制すること
ができる。
の半導体装置の製造方法において、シリコン基板上に、
半導体素子を形成する素子領域と、該素子領域を分離す
る素子分離領域とを備えた半導体装置の製造方法であっ
て、前記シリコン基板上にシリコン酸化膜を形成する工
程と、該シリコン酸化膜上にシリコン窒化膜を形成する
工程と、前記素子領域をホトレジストで覆う工程と、露
出した前記シリコン窒化膜及びシリコン酸化膜をエッチ
ング除去後、前記シリコン基板をエッチングして溝を形
成する工程と、前記ホトレジストを除去する工程と、露
出したシリコン基板の表面を選択酸化する工程と、前記
シリコン窒化膜を除去する工程と、前記シリコン酸化膜
を除去する工程と、前記シリコン基板の表面に犠牲酸化
膜を形成する工程と、シリコン基板表面にイオン注入す
る工程と、前記犠牲酸化膜を除去する工程と、ゲート酸
化膜を形成する工程と、該ゲート酸化膜上にゲート電極
を形成する工程と、該ゲート電極の一側方にソース、他
の側方にドレインを形成する工程とを備えているので、
イオン注入エネルギーを下げることができるとともに注
入する不純物のシリコン基板中の拡がりを抑制すること
ができる。
【００２１】請求項７に記載の発明によれば、図１０に
示す如く、請求項２または請求項４あるいは請求項６に
記載の半導体装置の製造方法において、前記犠牲酸化膜
の厚みが１０ｎｍ以下とするものであるので、イオン注
入エネルギーを下げることができるとともに注入する不
純物のシリコン基板中で拡がりを抑制することができ
る。
示す如く、請求項２または請求項４あるいは請求項６に
記載の半導体装置の製造方法において、前記犠牲酸化膜
の厚みが１０ｎｍ以下とするものであるので、イオン注
入エネルギーを下げることができるとともに注入する不
純物のシリコン基板中で拡がりを抑制することができ
る。
【００２２】図１０（ａ）に本発明の半導体装置の製造
方法において前記犠牲酸化膜の厚みが１０ｎｍ以下とし
た場合の注入する不純物のシリコン基板中で拡がりを示
し、図１０（ｂ）に従来の不純物のシリコン基板中で拡
がりを示す。図１０（ａ）、（ｂ）に示す如く、それぞ
れ、横軸は基板の深さ方向（本発明の実施例を示す図に
おいては下方向）を示し、縦軸は注入する不純物の濃度
を示している。
方法において前記犠牲酸化膜の厚みが１０ｎｍ以下とし
た場合の注入する不純物のシリコン基板中で拡がりを示
し、図１０（ｂ）に従来の不純物のシリコン基板中で拡
がりを示す。図１０（ａ）、（ｂ）に示す如く、それぞ
れ、横軸は基板の深さ方向（本発明の実施例を示す図に
おいては下方向）を示し、縦軸は注入する不純物の濃度
を示している。
【００２３】図１０（ｂ）に示す如く、従来のように、
犠牲酸化膜の厚みが１０ｎｍより厚いため所望の深さに
高濃度層を設けることは困難であったが、図１０（ａ）
に示す如く、本発明によれば、前記犠牲酸化膜の厚みが
１０ｎｍ以下とするので、表面の基板濃度は低いままで
所望の深さに高濃度層を設けることができる。請求項８
に記載の発明によれば、請求項５または請求項６に記載
の半導体装置の製造方法において、前記素子分離領域の
シリコン基板表面の溝の深さを３０〜５０ｎｍとするも
のであるので、選択酸化膜をシリコン基板の中に埋め込
むことができるので、選択酸化膜による突起が少なくて
済むので素子の平坦化が図れる。
犠牲酸化膜の厚みが１０ｎｍより厚いため所望の深さに
高濃度層を設けることは困難であったが、図１０（ａ）
に示す如く、本発明によれば、前記犠牲酸化膜の厚みが
１０ｎｍ以下とするので、表面の基板濃度は低いままで
所望の深さに高濃度層を設けることができる。請求項８
に記載の発明によれば、請求項５または請求項６に記載
の半導体装置の製造方法において、前記素子分離領域の
シリコン基板表面の溝の深さを３０〜５０ｎｍとするも
のであるので、選択酸化膜をシリコン基板の中に埋め込
むことができるので、選択酸化膜による突起が少なくて
済むので素子の平坦化が図れる。
【００２４】請求項９に記載の発明によれば、請求項１
〜請求項８のうちいずれか１項に記載の半導体装置の製
造方法で製造された半導体装置であるので、選択酸化膜
のエッジにおけるストレスが低減できるので、後に形成
するゲート絶縁膜の高信頼性化が図れ、特性の良好な半
導体装置が得られる。
〜請求項８のうちいずれか１項に記載の半導体装置の製
造方法で製造された半導体装置であるので、選択酸化膜
のエッジにおけるストレスが低減できるので、後に形成
するゲート絶縁膜の高信頼性化が図れ、特性の良好な半
導体装置が得られる。
【００２５】
＜第１の実施形態＞本発明の半導体装置について図に基
づいて説明する。図１は本発明の半導体装置の断面図を
示し、図２乃至図４は本発明の半導体装置の製造工程を
示す断面図である。
づいて説明する。図１は本発明の半導体装置の断面図を
示し、図２乃至図４は本発明の半導体装置の製造工程を
示す断面図である。
【００２６】図１において、１はシリコン基板、６はＬ
ＯＣＯＳ法によって形成したフィールド酸化膜、８はゲ
ート絶縁膜、９はゲート電極、１０はサイドウォール絶
縁膜、１１は不純物拡散層、１２は層間絶縁膜、１３は
金属配線、１４はパッシベーション膜である。以下に、
本願発明の半導体装置の製造方法について説明する。
ＯＣＯＳ法によって形成したフィールド酸化膜、８はゲ
ート絶縁膜、９はゲート電極、１０はサイドウォール絶
縁膜、１１は不純物拡散層、１２は層間絶縁膜、１３は
金属配線、１４はパッシベーション膜である。以下に、
本願発明の半導体装置の製造方法について説明する。
【００２７】工程１（図２（ａ））：シリコン基板１上
にシリコン酸化膜２を９５０℃でドライ酸素を用いてド
ライ酸化にて約２０ｎｍ形成した後、そのシリコン酸化
膜２の上にシリコン窒化膜３を約１５０ｎｍ堆積する。
このシリコン窒化膜３は耐酸化膜性のマスクとして機能
する。次に、シリコン窒化膜３上に素子分離領域が開口
したホトレジストパターン４を形成する。
にシリコン酸化膜２を９５０℃でドライ酸素を用いてド
ライ酸化にて約２０ｎｍ形成した後、そのシリコン酸化
膜２の上にシリコン窒化膜３を約１５０ｎｍ堆積する。
このシリコン窒化膜３は耐酸化膜性のマスクとして機能
する。次に、シリコン窒化膜３上に素子分離領域が開口
したホトレジストパターン４を形成する。
【００２８】工程２（図２（ｂ））：次に、前記シリコ
ン窒化膜３とシリコン酸化膜２をＣＨＦ3＋ＣＦ4ガスを
用いて２０〜３０℃にて異方性エッチングし、引き続い
て、シリコン基板１をエッチングしてシリコン基板１に
深さ約３０〜５０ｎｍの溝を形成する。 工程３（図２（ｃ））：その後ホトレジスト４を除去
し、１０５０℃の酸化雰囲気でフィールド酸化膜６をＬ
ＯＣＯＳ法によって約３５０ｎｍ形成する。
ン窒化膜３とシリコン酸化膜２をＣＨＦ3＋ＣＦ4ガスを
用いて２０〜３０℃にて異方性エッチングし、引き続い
て、シリコン基板１をエッチングしてシリコン基板１に
深さ約３０〜５０ｎｍの溝を形成する。 工程３（図２（ｃ））：その後ホトレジスト４を除去
し、１０５０℃の酸化雰囲気でフィールド酸化膜６をＬ
ＯＣＯＳ法によって約３５０ｎｍ形成する。
【００２９】工程４（図３（ｄ））：その後熱燐酸によ
ってシリコン窒化膜３を全面除去する。バッファ層に用
いた前記シリコン酸化膜２を除去し、そのあとにシリコ
ン基板１の表面を犠牲酸化してシリコン酸化膜（犠牲酸
化膜）７を形成する。このときの犠牲酸化膜の膜厚は１
０ｎｍ以下である。 工程５（図３（ｅ））：この犠牲酸化のシリコン酸化膜
７を通して、しきい値Ｖth調整用の不純物をイオン注入
によって注入する。このとき犠牲酸化膜７の膜厚が薄い
のでイオン注入エネルギーを下げることができるととも
に不純物のシリコン基板中での拡がりを押さえることが
できる。
ってシリコン窒化膜３を全面除去する。バッファ層に用
いた前記シリコン酸化膜２を除去し、そのあとにシリコ
ン基板１の表面を犠牲酸化してシリコン酸化膜（犠牲酸
化膜）７を形成する。このときの犠牲酸化膜の膜厚は１
０ｎｍ以下である。 工程５（図３（ｅ））：この犠牲酸化のシリコン酸化膜
７を通して、しきい値Ｖth調整用の不純物をイオン注入
によって注入する。このとき犠牲酸化膜７の膜厚が薄い
のでイオン注入エネルギーを下げることができるととも
に不純物のシリコン基板中での拡がりを押さえることが
できる。
【００３０】工程６（図３（ｆ））：犠牲酸化のシリコ
ン酸化膜７をエッチング除去してゲート酸化膜８を形成
する。このとき、フィールド酸化膜６も同様にエッチン
グされるが、犠牲酸化膜７の膜厚が薄いため、フィール
ド酸化膜６のエッチングされる膜厚も最小限に抑えるこ
とができる。 工程７（図４（ｇ））：ゲート電極９を形成後、そのゲ
ート電極９をイオン注入用マスクとして用い、シリコン
基板の表面にＮチャネルトランジスタの場合Ｐ（燐）イ
オンまたはＡｓ（ヒ素）イオン、Ｐチャネルトランジス
タの場合ボロン（Ｂ）イオンまたはフッ化ボロンイオン
（ＢＦ2 +）を注入して自己整合的に低濃度領域１１ａを
形成する。
ン酸化膜７をエッチング除去してゲート酸化膜８を形成
する。このとき、フィールド酸化膜６も同様にエッチン
グされるが、犠牲酸化膜７の膜厚が薄いため、フィール
ド酸化膜６のエッチングされる膜厚も最小限に抑えるこ
とができる。 工程７（図４（ｇ））：ゲート電極９を形成後、そのゲ
ート電極９をイオン注入用マスクとして用い、シリコン
基板の表面にＮチャネルトランジスタの場合Ｐ（燐）イ
オンまたはＡｓ（ヒ素）イオン、Ｐチャネルトランジス
タの場合ボロン（Ｂ）イオンまたはフッ化ボロンイオン
（ＢＦ2 +）を注入して自己整合的に低濃度領域１１ａを
形成する。
【００３１】ＣＶＤ法を用い、上記の工程で形成された
デバイスの全面にシリコン酸化膜（後にサイドウォール
絶縁膜１０）を形成する。次に、全面エッチバック法を
用いてシリコン酸化膜をエッチバックし、ゲート電極９
の側壁にサイドウォール絶縁膜１０を形成する。続い
て、フィールド酸化膜６、ゲート電極９及びサイドウォ
ール絶縁膜１０をイオン注入用マスクとして用い、シリ
コン基板１の表面にＮチャネルトランジスタの場合Ａｓ
イオン、Ｐチャネルトランジスタの場合フッ化ボロンイ
オン（ＢＦ2 +）を注入して、自己整合的に高濃度領域１
１ｂを形成する。
デバイスの全面にシリコン酸化膜（後にサイドウォール
絶縁膜１０）を形成する。次に、全面エッチバック法を
用いてシリコン酸化膜をエッチバックし、ゲート電極９
の側壁にサイドウォール絶縁膜１０を形成する。続い
て、フィールド酸化膜６、ゲート電極９及びサイドウォ
ール絶縁膜１０をイオン注入用マスクとして用い、シリ
コン基板１の表面にＮチャネルトランジスタの場合Ａｓ
イオン、Ｐチャネルトランジスタの場合フッ化ボロンイ
オン（ＢＦ2 +）を注入して、自己整合的に高濃度領域１
１ｂを形成する。
【００３２】電気炉中での熱処理方法またはＲＴＡ（Ra
pid Thermal Anealing)法を用い、イオン注入によって
導入した不純物の活性化を行う。 工程８（図４（ｈ））：上記の工程７で形成されたデバ
イスの全面に層間絶縁膜１２を形成し、異方性エッチン
グにより層間絶縁膜１２にコンタクトホール１６を形成
する。
pid Thermal Anealing)法を用い、イオン注入によって
導入した不純物の活性化を行う。 工程８（図４（ｈ））：上記の工程７で形成されたデバ
イスの全面に層間絶縁膜１２を形成し、異方性エッチン
グにより層間絶縁膜１２にコンタクトホール１６を形成
する。
【００３３】続いて、スパッタ法を用いてコンタクトホ
ール１６内に金属材料を充填して金属配線１３を形成す
る。その結果、低濃度領域１１ａと高濃度領域１１ｂと
からなるソース領域１７、ドレイン領域１８を備えたＬ
ＤＤ構造のＭＯＳトランジスタの製造工程が完了する。
ここで、犠牲酸化膜の厚みについて説明する。
ール１６内に金属材料を充填して金属配線１３を形成す
る。その結果、低濃度領域１１ａと高濃度領域１１ｂと
からなるソース領域１７、ドレイン領域１８を備えたＬ
ＤＤ構造のＭＯＳトランジスタの製造工程が完了する。
ここで、犠牲酸化膜の厚みについて説明する。
【００３４】図６に犠牲酸化膜の厚みと半導体素子の不
良率との関係を示す。同図において、横軸に犠牲酸化膜
の膜厚を示し、縦軸にはＰ型シリコン基板上にＬＯＣＯ
Ｓ分離を用いて形成した６ｎｍのゲート酸化膜の初期耐
圧不良率（＜８ＭＶ／ｃｍ）を示し、ＬＯＣＯＳ酸化温
度をパラメータとして、１１５０℃（○印）、１０５０
℃（△印）及び９５０℃（□印）毎にプロットしたもの
である。
良率との関係を示す。同図において、横軸に犠牲酸化膜
の膜厚を示し、縦軸にはＰ型シリコン基板上にＬＯＣＯ
Ｓ分離を用いて形成した６ｎｍのゲート酸化膜の初期耐
圧不良率（＜８ＭＶ／ｃｍ）を示し、ＬＯＣＯＳ酸化温
度をパラメータとして、１１５０℃（○印）、１０５０
℃（△印）及び９５０℃（□印）毎にプロットしたもの
である。
【００３５】同図に示す如く、フィールド酸化膜の成膜
温度が９５０℃の場合には、犠牲酸化膜厚が薄くなるほ
ど不良率が高くなる傾向にある（図中曲線で示す）。し
かしながら、犠牲酸化膜の形成温度が１０５０℃及び１
１５０℃の場合には、不良率が概ね極端に高くなる傾向
は見られない（図中横軸に平行な直線で示す）。ところ
で、犠牲酸化の膜厚が厚くなることは、既述のようにイ
オン注入エネルギーを高くしなければならず、また注入
する不純物のシリコン基板中での拡がりを抑制すること
ができにくいため、薄くすることが強く要求されてい
る。
温度が９５０℃の場合には、犠牲酸化膜厚が薄くなるほ
ど不良率が高くなる傾向にある（図中曲線で示す）。し
かしながら、犠牲酸化膜の形成温度が１０５０℃及び１
１５０℃の場合には、不良率が概ね極端に高くなる傾向
は見られない（図中横軸に平行な直線で示す）。ところ
で、犠牲酸化の膜厚が厚くなることは、既述のようにイ
オン注入エネルギーを高くしなければならず、また注入
する不純物のシリコン基板中での拡がりを抑制すること
ができにくいため、薄くすることが強く要求されてい
る。
【００３６】そこで、本願出願人は、図６に示す如く、
高温（１０５０℃以上）で犠牲酸化膜を形成することに
より、また犠牲酸化の膜厚を１０ｎｍ以下にすること
で、不良率を３０％程度以下にすることが可能であるこ
とを実験事実として確認した。犠牲酸化膜の形成温度
は、１０５０℃以上であればよいが、より好ましくは１
１５０℃以上である。
高温（１０５０℃以上）で犠牲酸化膜を形成することに
より、また犠牲酸化の膜厚を１０ｎｍ以下にすること
で、不良率を３０％程度以下にすることが可能であるこ
とを実験事実として確認した。犠牲酸化膜の形成温度
は、１０５０℃以上であればよいが、より好ましくは１
１５０℃以上である。
【００３７】また、図７にゲート酸化膜の膜厚を６ｎｍ
にした場合の犠牲酸化膜の膜厚と定電流ＴＤＤＢ（Time
Dependent Dielectoric Brakedown：経時絶縁破壊）試
験における５０％累積破壊電荷量との関係を示し、図８
にはゲート酸化膜の膜厚を７ｎｍにした場合の犠牲酸化
膜の膜厚と定電流ＴＤＤＢ試験における５０％累積破壊
電荷量との関係を示す。図７及び図８において、横軸に
犠牲酸化膜の膜厚を示し、縦軸には半導体素子のゲート
酸化膜に１平方センチメートル当り１０ｍＡ程度の定電
流を流したときの不良率が５０％になるときのゲート酸
化膜に与えた単位面積当りの電荷量を、フィールド酸化
膜の形成温度（１１５０℃（○印）、１０５０℃（△
印）及び９５０℃（□印））毎にプロットしたものであ
る。
にした場合の犠牲酸化膜の膜厚と定電流ＴＤＤＢ（Time
Dependent Dielectoric Brakedown：経時絶縁破壊）試
験における５０％累積破壊電荷量との関係を示し、図８
にはゲート酸化膜の膜厚を７ｎｍにした場合の犠牲酸化
膜の膜厚と定電流ＴＤＤＢ試験における５０％累積破壊
電荷量との関係を示す。図７及び図８において、横軸に
犠牲酸化膜の膜厚を示し、縦軸には半導体素子のゲート
酸化膜に１平方センチメートル当り１０ｍＡ程度の定電
流を流したときの不良率が５０％になるときのゲート酸
化膜に与えた単位面積当りの電荷量を、フィールド酸化
膜の形成温度（１１５０℃（○印）、１０５０℃（△
印）及び９５０℃（□印））毎にプロットしたものであ
る。
【００３８】図７に示す如く、形成温度が１１５０℃及
び１０５０℃においては、１８〜２０クーロン／ｃｍ2
とほぼ一定であるが、９５０℃の場合には犠牲酸化膜の
厚みが薄くなると電荷量も減少している。即ち、犠牲酸
化膜の厚みは１０ｎｍ以下であればよいことがわかると
ともに、フィールド酸化膜の成膜温度は、１０５０℃以
上であればよく、より好ましくは１１５０℃である。
び１０５０℃においては、１８〜２０クーロン／ｃｍ2
とほぼ一定であるが、９５０℃の場合には犠牲酸化膜の
厚みが薄くなると電荷量も減少している。即ち、犠牲酸
化膜の厚みは１０ｎｍ以下であればよいことがわかると
ともに、フィールド酸化膜の成膜温度は、１０５０℃以
上であればよく、より好ましくは１１５０℃である。
【００３９】図８も図７と同様に、犠牲酸化膜の成膜温
度が１１５０℃及び１０５０℃においては３０クーロン
／ｃｍ2であるが、９５０℃においては電荷量が減少す
る傾向にある。 ＜第２の実施形態＞本発明の半導体装置について図に基
づいて説明する。
度が１１５０℃及び１０５０℃においては３０クーロン
／ｃｍ2であるが、９５０℃においては電荷量が減少す
る傾向にある。 ＜第２の実施形態＞本発明の半導体装置について図に基
づいて説明する。
【００４０】犠牲酸化膜を形成しない場合の半導体装置
の製造方法について説明する。前述の第２の実施形態と
同様の工程１〜工程３及び工程７〜工程８については説
明を省略する。 工程４（図９（ｄ））：工程３にて、１０５０℃の酸化
雰囲気でフィールド酸化膜６をＬＯＣＯＳ法によって約
３５０ｎｍ形成した後、熱燐酸によってシリコン窒化膜
３を全面除去する。
の製造方法について説明する。前述の第２の実施形態と
同様の工程１〜工程３及び工程７〜工程８については説
明を省略する。 工程４（図９（ｄ））：工程３にて、１０５０℃の酸化
雰囲気でフィールド酸化膜６をＬＯＣＯＳ法によって約
３５０ｎｍ形成した後、熱燐酸によってシリコン窒化膜
３を全面除去する。
【００４１】工程５（図９（ｅ））：バッファ層に用い
た前記シリコン酸化膜２を通して、しきい値Ｖth調整用
の不純物をイオン注入によって注入する。このとき第１
の実施形態と異なり、犠牲酸化膜７の膜厚を形成しない
ので工程の簡略化が図れる。 工程６（図９（ｆ））：ゲート絶縁膜８を形成する。 以下は、前述の第１の実施形態と同様の工程を経て図５
に示すトランジスタが完成する。
た前記シリコン酸化膜２を通して、しきい値Ｖth調整用
の不純物をイオン注入によって注入する。このとき第１
の実施形態と異なり、犠牲酸化膜７の膜厚を形成しない
ので工程の簡略化が図れる。 工程６（図９（ｆ））：ゲート絶縁膜８を形成する。 以下は、前述の第１の実施形態と同様の工程を経て図５
に示すトランジスタが完成する。
【００４２】
【発明の効果】本発明によれば、選択酸化法を用いた素
子分離形成によるゲート酸化膜品質の劣化のない高信頼
性の半導体装置を得ることができる。従来行われていた
犠牲酸化工程を省略することができ、工程の簡略化が行
え製造コストが低減できる。
子分離形成によるゲート酸化膜品質の劣化のない高信頼
性の半導体装置を得ることができる。従来行われていた
犠牲酸化工程を省略することができ、工程の簡略化が行
え製造コストが低減できる。
【００４３】犠牲酸化膜の厚みを極めて薄くすることが
できるので、トランジスタのチャネル領域へのイオン注
入エネルギーを下げることができる。従って、急峻な不
純物濃度プロファイルを得ることができ、トランジスタ
を微細化したとき低しきい値電圧化することができ、高
速度動作のＭＯＳ半導体装置の製造方法を提供すること
ができる。
できるので、トランジスタのチャネル領域へのイオン注
入エネルギーを下げることができる。従って、急峻な不
純物濃度プロファイルを得ることができ、トランジスタ
を微細化したとき低しきい値電圧化することができ、高
速度動作のＭＯＳ半導体装置の製造方法を提供すること
ができる。
【図１】本発明の実施例を示す半導体装置の断面図であ
る。
る。
【図２】本発明の半導体装置の製造方法を示す製造工程
断面図である。
断面図である。
【図３】本発明の半導体装置の製造方法を示す製造工程
断面図である。
断面図である。
【図４】本発明の半導体装置の製造方法を示す製造工程
断面図である。
断面図である。
【図５】本発明の他の実施例を示す半導体装置の断面図
である。
である。
【図６】本発明の半導体装置の特性を示す特性図であ
る。
る。
【図７】本発明の半導体装置の特性を示す特性図であ
る。
る。
【図８】本発明の半導体装置の特性を示す特性図であ
る。
る。
【図９】本発明の半導体装置の特性を示す特性図であ
る。
る。
【図１０】不純物の注入状態を示す不純物イオン分布図
である。
である。
１ シリコン基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４ レジストパターン ５ 溝 ６ フィールド酸化膜 ７ 犠牲酸化膜 ８ ゲート絶縁膜 ９ ゲート電極 １０ サイドウォール絶縁膜 １１ 不純物拡散層 １２ 層間絶縁膜 １３ 金属配線 １４ パッシベーション膜 １６ コンタクトホール １７ ソース領域 １８ ドレイン領域
Claims (9)
- 【請求項１】 選択酸化法を用いた半導体装置の製造方
法において、前記選択酸化の酸化温度を１０５０℃以上
とすることを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板上に形成する半導体素子の
チャネル領域への不純物イオン注入を、前記半導体素子
のしきい値電圧が低くなるように急峻な不純物濃度プロ
ファイルが得られるように、極めて薄い犠牲酸化膜を介
して行うことを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン基板上に半導体素子を形成する
素子領域と、該素子領域を分離する素子分離領域とを備
えた半導体装置の製造方法であって、前記シリコン基板
上にシリコン酸化膜を形成する工程と、該シリコン酸化
膜上にシリコン窒化膜を形成する工程と、素子領域をホ
トレジストで覆う工程と、露出した前記シリコン窒化膜
及び前記シリコン酸化膜をエッチング除去する工程と、
前記ホトレジストを除去する工程と、露出したシリコン
基板の表面を選択酸化する工程と、前記シリコン窒化膜
を除去する工程と、シリコン基板表面にイオン注入する
工程と、前記シリコン酸化膜を除去する工程と、ゲート
酸化膜を形成する工程と、該ゲート酸化膜上にゲート電
極を形成する工程と、該ゲート電極の一側方にソース、
他側方にドレインを形成する工程と、を備えたことを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板上に、半導体素子を形成す
る素子領域と、該素子領域を分離する素子分離領域とを
備えた半導体装置の製造方法であって、前記シリコン基
板上にシリコン酸化膜を形成する工程と、該シリコン酸
化膜上にシリコン窒化膜を形成する工程と、前記素子領
域をホトレジストで覆う工程と、露出した前記シリコン
窒化膜及びシリコン酸化膜をエッチング除去する工程
と、前記ホトレジストを除去する工程と、露出したシリ
コン基板の表面を選択酸化する工程と、前記シリコン窒
化膜を除去する工程と、前記シリコン酸化膜を除去する
工程と、前記シリコン基板の表面に犠牲酸化膜を形成す
る工程と、シリコン基板表面にイオン注入する工程と、
前記犠牲酸化膜を除去する工程と、ゲート酸化膜を形成
する工程と、該ゲート酸化膜上にゲート電極を形成する
工程と、該ゲート電極の一側方にソース、他側方にドレ
インを形成する工程と、を備えたことを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項５】 シリコン基板上に半導体素子を形成する
素子領域と、該素子領域を分離する素子分離領域とを備
えた半導体装置の製造方法であって、前記シリコン基板
上にシリコン酸化膜を形成する工程と、該シリコン酸化
膜上にシリコン窒化膜を形成する工程と、素子領域をホ
トレジストで覆う工程と、露出した前記シリコン窒化膜
及び前記シリコン酸化膜をエッチング除去後、前記シリ
コン基板をエッチングして溝を形成する工程と、前記ホ
トレジストを除去する工程と、露出したシリコン基板の
表面を選択酸化する工程と、前記シリコン窒化膜を除去
する工程と、シリコン基板表面にイオン注入する工程
と、前記シリコン酸化膜を除去する工程と、ゲート酸化
膜を形成する工程と、該ゲート酸化膜上にゲート電極を
形成する工程と、該ゲート電極の一側方にソース、他側
方にドレインを形成する工程と、を備えたことを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項６】 シリコン基板上に、半導体素子を形成す
る素子領域と、該素子領域を分離する素子分離領域とを
備えた半導体装置の製造方法であって、前記シリコン基
板上にシリコン酸化膜を形成する工程と、該シリコン酸
化膜上にシリコン窒化膜を形成する工程と、前記素子領
域をホトレジストで覆う工程と、露出した前記シリコン
窒化膜及びシリコン酸化膜をエッチング除去後、前記シ
リコン基板をエッチングして溝を形成する工程と、前記
ホトレジストを除去する工程と、露出したシリコン基板
の表面を選択酸化する工程と、前記シリコン窒化膜を除
去する工程と、前記シリコン酸化膜を除去する工程と、
前記シリコン基板の表面に犠牲酸化膜を形成する工程
と、シリコン基板表面にイオン注入する工程と、前記犠
牲酸化膜を除去する工程と、ゲート酸化膜を形成する工
程と、該ゲート酸化膜上にゲート電極を形成する工程
と、該ゲート電極の一側方にソース、他側方にドレイン
を形成する工程と、を備えたことを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項７】 前記犠牲酸化膜の厚みが１０ｎｍ以下で
あることを特徴とする請求項２または請求項４あるいは
請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記素子分離領域のシリコン基板表面の
溝の深さが３０〜５０ｎｍであることを特徴とする請求
項３または請求項４に記載の半導体装置の製造方法。 - 【請求項９】 請求項１〜請求項８のうちいずれか１項
に記載の半導体装置の製造方法で製造された半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20254596A JPH1050690A (ja) | 1996-07-31 | 1996-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20254596A JPH1050690A (ja) | 1996-07-31 | 1996-07-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050690A true JPH1050690A (ja) | 1998-02-20 |
Family
ID=16459284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20254596A Pending JPH1050690A (ja) | 1996-07-31 | 1996-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050690A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
| KR100471406B1 (ko) * | 1999-06-22 | 2005-03-07 | 주식회사 하이닉스반도체 | 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법 |
-
1996
- 1996-07-31 JP JP20254596A patent/JPH1050690A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
| KR100471406B1 (ko) * | 1999-06-22 | 2005-03-07 | 주식회사 하이닉스반도체 | 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법 |
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