JPH11330281A - バイポ―ラ及びｂｉｃｍｏｓデバイスの作製プロセス - Google Patents
バイポ―ラ及びｂｉｃｍｏｓデバイスの作製プロセスInfo
- Publication number
- JPH11330281A JPH11330281A JP11065740A JP6574099A JPH11330281A JP H11330281 A JPH11330281 A JP H11330281A JP 11065740 A JP11065740 A JP 11065740A JP 6574099 A JP6574099 A JP 6574099A JP H11330281 A JPH11330281 A JP H11330281A
- Authority
- JP
- Japan
- Prior art keywords
- gap
- layer
- silicon
- substrate
- proximal end
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 39
- 239000010703 silicon Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000000126 substance Substances 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 238000009825 accumulation Methods 0.000 abstract 1
- 239000012808 vapor phase Substances 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- NUFNQYOELLVIPL-UHFFFAOYSA-N acifluorfen Chemical compound C1=C([N+]([O-])=O)C(C(=O)O)=CC(OC=2C(=CC(=CC=2)C(F)(F)F)Cl)=C1 NUFNQYOELLVIPL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- -1 air Chemical compound 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 バイポーラ及びＢＩＣＭＯＳデバイスの作製
プロセスを提供する。 【解決手段】 シリコン基板上に第１の材料の第１の層
を形成し、第１の層は約１０ｎｍより小さい厚さを有す
る工程：第１の層上に、第２の材料の第２の層を形成す
る工程：第１の層で終端する材料の第２の層中に、窓を
形成する工程：窓のベースにおいて、材料の第１の層の
一部を除去し、第２の層下の第１の層の少くとも一部
が、それによって第２の層と下の基板の間に間隙３７５
を形成し、間隙３７５は上の第２の層と下の基板との間
の距離と定義される高さを有する工程：間隙の近接端に
おいて、間隙の末梢端より少くとも１０パーセント間隙
の高さが大きくなるような条件に間隙を置く工程：及び
化学気相堆積により、材料で間隙を再充填する工程を含
むデバイス作製プロセス。
プロセスを提供する。 【解決手段】 シリコン基板上に第１の材料の第１の層
を形成し、第１の層は約１０ｎｍより小さい厚さを有す
る工程：第１の層上に、第２の材料の第２の層を形成す
る工程：第１の層で終端する材料の第２の層中に、窓を
形成する工程：窓のベースにおいて、材料の第１の層の
一部を除去し、第２の層下の第１の層の少くとも一部
が、それによって第２の層と下の基板の間に間隙３７５
を形成し、間隙３７５は上の第２の層と下の基板との間
の距離と定義される高さを有する工程：間隙の近接端に
おいて、間隙の末梢端より少くとも１０パーセント間隙
の高さが大きくなるような条件に間隙を置く工程：及び
化学気相堆積により、材料で間隙を再充填する工程を含
むデバイス作製プロセス。
Description
【０００１】
【本発明の分野】本発明は半導体デバイスプロセス、よ
り具体的には、単一シリコン基板上にバイポーラ及び金
属−酸化物−半導体（ＭＯＳ）デバイス（ＢＩＣＭＯＳ
デバイス）を作製するプロセスに係る。
り具体的には、単一シリコン基板上にバイポーラ及び金
属−酸化物−半導体（ＭＯＳ）デバイス（ＢＩＣＭＯＳ
デバイス）を作製するプロセスに係る。
【０００２】
【技術背景】バイポーラトランジスタがＣＭＯＳデバイ
スと組合された集積回路は現在、多ＧＨｚ通信用大規模
集積回路のような高機能システム用に望まれている。キ
ノシタ（Ｋｉｎｏｓｈｉｔａ）らにより、“高濃度ホウ
素ドープエピタキシャル接触（ＨＹＤＥＣ）を用いたサ
ブ−３０ｐｓＥＣＬＢｉＣＭＯＳのプロセス集積技術”
ＩＥＤＭ，９４：１７．４，４４１−４４４頁（１９９
４）に、バイポーラ及びＣＭＯＳデバイスを作製する集
積プロセスが述べられている。キノシタ（Ｋｉｎｏｓｈ
ｉｔａ）らが述べているように、単一の基板上に２つの
型のデバイスを作製するプロセスを集積化しようとする
試みは、いくつかの問題を発生させた。これらの問題に
は、１）バイポーラ領域からゲート酸化物を除去するた
めのマスク及びエッチング工程により生じるゲート酸化
物の低い信頼性；２）バイポーラ接合基板形成の一連の
熱工程中、ホウ素の浸透によるｐＭＯＳサブスレッショ
ルド電圧（Ｖｔ）シフト及び３）エミッタ・ドライブ−
イン熱プロセスによるｐＭＯＳ中の短チャネル効果の増
大が含まれる。
スと組合された集積回路は現在、多ＧＨｚ通信用大規模
集積回路のような高機能システム用に望まれている。キ
ノシタ（Ｋｉｎｏｓｈｉｔａ）らにより、“高濃度ホウ
素ドープエピタキシャル接触（ＨＹＤＥＣ）を用いたサ
ブ−３０ｐｓＥＣＬＢｉＣＭＯＳのプロセス集積技術”
ＩＥＤＭ，９４：１７．４，４４１−４４４頁（１９９
４）に、バイポーラ及びＣＭＯＳデバイスを作製する集
積プロセスが述べられている。キノシタ（Ｋｉｎｏｓｈ
ｉｔａ）らが述べているように、単一の基板上に２つの
型のデバイスを作製するプロセスを集積化しようとする
試みは、いくつかの問題を発生させた。これらの問題に
は、１）バイポーラ領域からゲート酸化物を除去するた
めのマスク及びエッチング工程により生じるゲート酸化
物の低い信頼性；２）バイポーラ接合基板形成の一連の
熱工程中、ホウ素の浸透によるｐＭＯＳサブスレッショ
ルド電圧（Ｖｔ）シフト及び３）エミッタ・ドライブ−
イン熱プロセスによるｐＭＯＳ中の短チャネル効果の増
大が含まれる。
【０００３】これらの問題を解決するために、キノシタ
（Ｋｉｎｏｓｈｉｔａ）らは、基板上にバイポーラデバ
イス及び、ＭＯＳデバイスを形成するための集積プロセ
スについて述べている。集積プロセスはベースポリシリ
コン電極をｎ−エピ（コレクタ）表面に接続するととも
に、バイポーラ接合ベースを形成するための拡散源とし
て、高濃度ドープエピタキシャル層を用いる。キノシタ
（Ｋｉｎｏｓｈｉｔａ）の論文に述べられているプロセ
スが図１に示されている。図１は単一基板上にＭＯＳデ
バイス及びバイポーラデバイスを作製するための集積工
程を示す。
（Ｋｉｎｏｓｈｉｔａ）らは、基板上にバイポーラデバ
イス及び、ＭＯＳデバイスを形成するための集積プロセ
スについて述べている。集積プロセスはベースポリシリ
コン電極をｎ−エピ（コレクタ）表面に接続するととも
に、バイポーラ接合ベースを形成するための拡散源とし
て、高濃度ドープエピタキシャル層を用いる。キノシタ
（Ｋｉｎｏｓｈｉｔａ）の論文に述べられているプロセ
スが図１に示されている。図１は単一基板上にＭＯＳデ
バイス及びバイポーラデバイスを作製するための集積工
程を示す。
【０００４】図１を参照すると、工程（１０）におい
て、シリコン基板中にｎ+ 埋め込み層が形成される。工
程（２０）において、高エネルギーイオン注入とそれに
続くｐ−井戸及びｎチャネル注入により、ｐ+ 埋込み層
が形成される。ＬＯＣＯＳ（シリコンの局所酸化）分離
が工程（３０）で行われる。その間フィールド酸化物領
域がシリコン基板上に形成される。工程（４０）におい
て、リンイオン注入により、コレクタプラグが形成され
る。工程（５０）でｎ井戸及びｐ−チャネル注入が行わ
れ、続いてゲート酸化物の薄い層（厚さ７ｎｍ）、ドー
プ（バイポーラデバイスの場合はホウ素、ＭＯＳデバイ
スの場合はホウ素又はリン）ポリシリコン（厚さ１５０
ｎｍ）及びシリコン窒化物層（厚さ２００ｎｍ）が、工
程（６０）で形成される。ドープされたポリシリコン層
は、ＭＯＳデバイスのゲート電極及びバイポーラトラン
ジスタのベース電極である。
て、シリコン基板中にｎ+ 埋め込み層が形成される。工
程（２０）において、高エネルギーイオン注入とそれに
続くｐ−井戸及びｎチャネル注入により、ｐ+ 埋込み層
が形成される。ＬＯＣＯＳ（シリコンの局所酸化）分離
が工程（３０）で行われる。その間フィールド酸化物領
域がシリコン基板上に形成される。工程（４０）におい
て、リンイオン注入により、コレクタプラグが形成され
る。工程（５０）でｎ井戸及びｐ−チャネル注入が行わ
れ、続いてゲート酸化物の薄い層（厚さ７ｎｍ）、ドー
プ（バイポーラデバイスの場合はホウ素、ＭＯＳデバイ
スの場合はホウ素又はリン）ポリシリコン（厚さ１５０
ｎｍ）及びシリコン窒化物層（厚さ２００ｎｍ）が、工
程（６０）で形成される。ドープされたポリシリコン層
は、ＭＯＳデバイスのゲート電極及びバイポーラトラン
ジスタのベース電極である。
【０００５】工程（７０）において、エミッタ開口が形
成され、ゲート酸化物は湿式エッチを用いて、エミッタ
開口の底から、ゲート酸化物が除去される。この工程に
おいて、アンドープポリシリコン層下に間隙が形成され
る。工程（８０）において、超高真空化学気相堆積を用
いて、基板の表面上に、高濃度ホウ素ドープエピタキシ
ャル層が形成される。工程（９０）において、高濃度ホ
ウ素ドープ層が選択的に除去され、エミッタ窓のベース
における層のその部分のみが残る。工程（１００）にお
いて、真性ベースを形成するために、ＢＦ2 イオン注入
が用いられ、選択イオン注入コレクタ（ＳＩＣ）を形成
するためのリン注入と酸化物スペーサ形成がそれに続
く。工程（１１０）において、バイポーラベース電極及
びＭＯＳゲートが同時に形成される。工程（１２０）に
おいて、バイポーラエミッタのための炉アニールと外因
性ベース・ドライブインが行われる。このアニーリング
工程はまた、ｎＭＯＳデバイスのソース／ドレイン及び
ゲート電極を活性化する。
成され、ゲート酸化物は湿式エッチを用いて、エミッタ
開口の底から、ゲート酸化物が除去される。この工程に
おいて、アンドープポリシリコン層下に間隙が形成され
る。工程（８０）において、超高真空化学気相堆積を用
いて、基板の表面上に、高濃度ホウ素ドープエピタキシ
ャル層が形成される。工程（９０）において、高濃度ホ
ウ素ドープ層が選択的に除去され、エミッタ窓のベース
における層のその部分のみが残る。工程（１００）にお
いて、真性ベースを形成するために、ＢＦ2 イオン注入
が用いられ、選択イオン注入コレクタ（ＳＩＣ）を形成
するためのリン注入と酸化物スペーサ形成がそれに続
く。工程（１１０）において、バイポーラベース電極及
びＭＯＳゲートが同時に形成される。工程（１２０）に
おいて、バイポーラエミッタのための炉アニールと外因
性ベース・ドライブインが行われる。このアニーリング
工程はまた、ｎＭＯＳデバイスのソース／ドレイン及び
ゲート電極を活性化する。
【０００６】上述のプロセスの欠点の１つは、アンドー
プシリコン層の下の間隙は、それが２００ｎｍ以下の
時、化学気相堆積を用いて満たすことが困難なことであ
る。なぜなら、充填材料が間隙の底及び最上部上に積み
重なるにつれ、充填材中に間隙が形成されるからであ
る。現在のＣＭＯＳ技術は、約１．５ｎｍないし約６ｎ
ｍのゲート酸化物厚を必要とする。間隙はゲート酸化物
の除去から生じるため、間隙の寸法はまた約１．５ｎｍ
ないし約６ｎｍである。先に述べたようにこの大きさの
間隙は、均一に充填することが困難である。完全に充填
されていない間隙は、デバイス特性に問題を生じるの
で、これらの間隙を完全に満たすプロセスが望ましい。
プシリコン層の下の間隙は、それが２００ｎｍ以下の
時、化学気相堆積を用いて満たすことが困難なことであ
る。なぜなら、充填材料が間隙の底及び最上部上に積み
重なるにつれ、充填材中に間隙が形成されるからであ
る。現在のＣＭＯＳ技術は、約１．５ｎｍないし約６ｎ
ｍのゲート酸化物厚を必要とする。間隙はゲート酸化物
の除去から生じるため、間隙の寸法はまた約１．５ｎｍ
ないし約６ｎｍである。先に述べたようにこの大きさの
間隙は、均一に充填することが困難である。完全に充填
されていない間隙は、デバイス特性に問題を生じるの
で、これらの間隙を完全に満たすプロセスが望ましい。
【０００７】
【本発明の要約】本発明は２００ｎｍ以下しか離れてい
ない２つの層間に間隙が形成され、次に充填されるデバ
イス作製プロセスに係る。特に少くとも１つのバイポー
ラトランジスタと少くとも１つのＣＭＯＳデバイスを同
時に形成するための集積プロセスにおいて、薄いゲート
酸化物層（すなわち、２００ｎｍ又はそれ以下の厚さを
有する酸化物層）が基板の領域上に形成され、それはＣ
ＭＯＳデバイスのゲート及びバイポーラデバイスの真性
ベースになる。バイポーラデバイスの形成には、外因性
ベースを作製するため、真性ベース領域下のゲート酸化
物を除去することが必要である。
ない２つの層間に間隙が形成され、次に充填されるデバ
イス作製プロセスに係る。特に少くとも１つのバイポー
ラトランジスタと少くとも１つのＣＭＯＳデバイスを同
時に形成するための集積プロセスにおいて、薄いゲート
酸化物層（すなわち、２００ｎｍ又はそれ以下の厚さを
有する酸化物層）が基板の領域上に形成され、それはＣ
ＭＯＳデバイスのゲート及びバイポーラデバイスの真性
ベースになる。バイポーラデバイスの形成には、外因性
ベースを作製するため、真性ベース領域下のゲート酸化
物を除去することが必要である。
【０００８】本発明のプロセスにおいて、外因性ベース
下のゲート酸化物は、外因性ベースシリコン中にエミッ
タ開口が形成された後に除去される。ＣＭＯＳデバイス
作製プロセス及びバイポーラデバイス作製プロセスの望
ましくかつ効率よい集積化を行うため、この流れでプロ
セス工程が行われる。ゲート酸化物が除去された後、外
因性ベースシリコン下に間隙が形成される。（典型的な
場合、間隙が形成され、再充填される時、外因性ベース
シリコンはアモルファスで、アモルファスシリコンはポ
リシリコンを形成するためアニールされ、ここでは便宜
上、このシリコン層を外因性ベースシリコンとよぶ）間
隙はドープされたシリコンでその後再充填される。
下のゲート酸化物は、外因性ベースシリコン中にエミッ
タ開口が形成された後に除去される。ＣＭＯＳデバイス
作製プロセス及びバイポーラデバイス作製プロセスの望
ましくかつ効率よい集積化を行うため、この流れでプロ
セス工程が行われる。ゲート酸化物が除去された後、外
因性ベースシリコン下に間隙が形成される。（典型的な
場合、間隙が形成され、再充填される時、外因性ベース
シリコンはアモルファスで、アモルファスシリコンはポ
リシリコンを形成するためアニールされ、ここでは便宜
上、このシリコン層を外因性ベースシリコンとよぶ）間
隙はドープされたシリコンでその後再充填される。
【０００９】本発明のプロセスにおいて、間隙は外因性
ベースシリコン下のゲート酸化物を除去するだけでな
く、シリコン下及び外因性ベースシリコン上の部分をエ
ッチングすることにより形成される。その方式は、下の
シリコンと外因性ベースシリコン間の距離が、エミッタ
開口中へのゲート開口において、残ったゲート酸化物に
隣接した間隙の端部におけるより大きい間隙が生じるよ
うなものである。便宜上、間隙開口は間隙の近接端とよ
ばれ、間隙端は間隙の末梢端とよぶ。典型的な場合、下
のシリコンと上の外因性ベースシリコン間の距離は、間
隙の末梢端におけるゲート酸化物の厚さに等しく、間隙
の近接端におけるゲート酸化物の厚さより大きい。従っ
て、ゲート酸化物が除去され、間隙が形成された後、下
のシリコンと上の外因性ベースシリコンは間隙の近接端
における除去速度が、間隙の末梢端における除去速度よ
り速くなるような条件にされる。
ベースシリコン下のゲート酸化物を除去するだけでな
く、シリコン下及び外因性ベースシリコン上の部分をエ
ッチングすることにより形成される。その方式は、下の
シリコンと外因性ベースシリコン間の距離が、エミッタ
開口中へのゲート開口において、残ったゲート酸化物に
隣接した間隙の端部におけるより大きい間隙が生じるよ
うなものである。便宜上、間隙開口は間隙の近接端とよ
ばれ、間隙端は間隙の末梢端とよぶ。典型的な場合、下
のシリコンと上の外因性ベースシリコン間の距離は、間
隙の末梢端におけるゲート酸化物の厚さに等しく、間隙
の近接端におけるゲート酸化物の厚さより大きい。従っ
て、ゲート酸化物が除去され、間隙が形成された後、下
のシリコンと上の外因性ベースシリコンは間隙の近接端
における除去速度が、間隙の末梢端における除去速度よ
り速くなるような条件にされる。
【００１０】本発明の一実施例において、間隙は下のシ
リコンと上の外因性ベースシリコンが酸化するような条
件にする。間隙の性質により、間隙の近接端における下
のシリコンと上の外因性ベースシリコンは、間隙の末梢
端における上の外因性ベースシリコンと下のシリコンよ
り速く酸化する。間隙中に所望の勾配を作るように、従
来の方法が用いられる。もし、間隙を上のポリシリコン
と下のシリコンを酸化する条件にするなら有利である。
制御された炉酸化、化学酸化といった従来の酸化方法を
組み合わせるか、雰囲気温度で酸素を含む雰囲気に間隙
を露出することが適当と考えられる。酸化物が形成され
た後、フッ化水素酸の水溶液といった従来の酸化物除去
方法を用いてそれは除去される。
リコンと上の外因性ベースシリコンが酸化するような条
件にする。間隙の性質により、間隙の近接端における下
のシリコンと上の外因性ベースシリコンは、間隙の末梢
端における上の外因性ベースシリコンと下のシリコンよ
り速く酸化する。間隙中に所望の勾配を作るように、従
来の方法が用いられる。もし、間隙を上のポリシリコン
と下のシリコンを酸化する条件にするなら有利である。
制御された炉酸化、化学酸化といった従来の酸化方法を
組み合わせるか、雰囲気温度で酸素を含む雰囲気に間隙
を露出することが適当と考えられる。酸化物が形成され
た後、フッ化水素酸の水溶液といった従来の酸化物除去
方法を用いてそれは除去される。
【００１１】勾配のある間隙が生じるような手法を用い
るなら有利である。ここで用いるように、勾配のある間
隙は、上の外因性ベースシリコンと下のベースシリコン
間の距離が、間隙の近接端における第１の距離から、間
隙の末梢端における第２の距離まで徐々に変化する間隙
である。この実施例において、間隙は所望の形状が得ら
れるのに十分な時間、その条件にされる。
るなら有利である。ここで用いるように、勾配のある間
隙は、上の外因性ベースシリコンと下のベースシリコン
間の距離が、間隙の近接端における第１の距離から、間
隙の末梢端における第２の距離まで徐々に変化する間隙
である。この実施例において、間隙は所望の形状が得ら
れるのに十分な時間、その条件にされる。
【００１２】勾配の所望の度合いは、除去され間隙を形
成するゲート酸化物層の厚さの関数である。もし間隙が
形成された後、間隙の末梢端における第２の距離より少
なくとも１０パーセント大きい間隙の近接端における第
１の距離を生じるような条件にすると有利である。生じ
た間隙は次に、低圧化学気相堆積のような従来の技術を
用いて、ポリシリコンで再び満たされる。低圧化学気相
堆積は超高真空を用いたアモルファスシリコンの堆積よ
り、容易で費用がかからない。
成するゲート酸化物層の厚さの関数である。もし間隙が
形成された後、間隙の末梢端における第２の距離より少
なくとも１０パーセント大きい間隙の近接端における第
１の距離を生じるような条件にすると有利である。生じ
た間隙は次に、低圧化学気相堆積のような従来の技術を
用いて、ポリシリコンで再び満たされる。低圧化学気相
堆積は超高真空を用いたアモルファスシリコンの堆積よ
り、容易で費用がかからない。
【００１３】
【詳細な説明】図２は上にバイポーラデバイス（３１
０）及びＣＭＯＳデバイス（３１５）が同時に形成され
る基板（３０５）を示す。埋込み層領域（３１６）がイ
オン注入とそれに続いてドーパントを基板（３０５）中
に追いやる酸化工程により、基板（３０５）中に形成さ
れる。Ｎ井戸領域（３２５）、ｐ井戸領域（３２０）及
びフィールド酸化物領域（３３５）が、基板（３０５）
上に形成される。領域貫通注入部（シンカーともよばれ
る）（３４０）も基板（３０５）中に形成される。ゲー
ト酸化物（３３０）が基板（３０５）上に形成される。
ゲート酸化物は約２ｎｍないし約２０ｎｍの範囲の厚さ
をもつ。０．２５μｍデバイスルールに従って作製され
るＣＭＯＳデバイスの場合、ゲート酸化物の厚さは約
４．５ｎｍである。０．１８μｍのデバイスルールに従
って作製されるＣＭＯＳデバイスの場合、ゲート酸化物
の厚さは約２．５ｎｍである。
０）及びＣＭＯＳデバイス（３１５）が同時に形成され
る基板（３０５）を示す。埋込み層領域（３１６）がイ
オン注入とそれに続いてドーパントを基板（３０５）中
に追いやる酸化工程により、基板（３０５）中に形成さ
れる。Ｎ井戸領域（３２５）、ｐ井戸領域（３２０）及
びフィールド酸化物領域（３３５）が、基板（３０５）
上に形成される。領域貫通注入部（シンカーともよばれ
る）（３４０）も基板（３０５）中に形成される。ゲー
ト酸化物（３３０）が基板（３０５）上に形成される。
ゲート酸化物は約２ｎｍないし約２０ｎｍの範囲の厚さ
をもつ。０．２５μｍデバイスルールに従って作製され
るＣＭＯＳデバイスの場合、ゲート酸化物の厚さは約
４．５ｎｍである。０．１８μｍのデバイスルールに従
って作製されるＣＭＯＳデバイスの場合、ゲート酸化物
の厚さは約２．５ｎｍである。
【００１４】ポリシリコン（３４５）、タングステンシ
リサイド（３４６）、シリコン窒化物（３５０）、プラ
ズマ促進テトラエチルオルトシリケート（ＰＥＴＥＯ
Ｓ）（３５５）の層及び反射防止被膜（３６０）を、順
次基板（３０５）上に形成した。層（３４５，３５０，
３５５）及び（３６０）の部分を選択的に除去すること
により、エミッタ開口（３６５）及びゲート（３７０）
を同時に規定した。
リサイド（３４６）、シリコン窒化物（３５０）、プラ
ズマ促進テトラエチルオルトシリケート（ＰＥＴＥＯ
Ｓ）（３５５）の層及び反射防止被膜（３６０）を、順
次基板（３０５）上に形成した。層（３４５，３５０，
３５５）及び（３６０）の部分を選択的に除去すること
により、エミッタ開口（３６５）及びゲート（３７０）
を同時に規定した。
【００１４】ＰＥＴＥＯＳ（３６１）及びポリシリコン
ハードマスク（３６２）の層を順に堆積させ、パターン
形成した。次に基板はエミッタ開口（３６５）の底部か
ら、ゲート酸化物（３３０）を除去する条件にした。ポ
リシリコン（３４５）下のゲート酸化物（３３０）の部
分も、間隙（３７５）を形成するこの工程により除去す
る。
ハードマスク（３６２）の層を順に堆積させ、パターン
形成した。次に基板はエミッタ開口（３６５）の底部か
ら、ゲート酸化物（３３０）を除去する条件にした。ポ
リシリコン（３４５）下のゲート酸化物（３３０）の部
分も、間隙（３７５）を形成するこの工程により除去す
る。
【００１５】次に、図２に示された構造を、間隙（３７
５）に隣接した領域を酸化する条件にする。適当な手法
には、間隙（３７５）を空気のような酸素を含む雰囲気
に、外因性ベースシリコン及び下のシリコンを所望の量
酸化するのに、十分な時間露出することが含まれる。適
当な条件は所望の酸化の程度に依存して、広く変えるこ
とができる。もし、外因性ベースシリコン及び下のシリ
コンが大気中で（すなわち約３０℃の温度で）酸化され
るなら、所望の酸化程度を得るのに必要な時間は、約２
４時間から約３０日まで変えることができた。当業者
は、所望の目的を達成するために各種の方法が用いられ
ること、及び温度を上げることにより、より短時間で所
望の程度の酸化が行えることを理解するであろう。も
し、一連の酸化物／エッチ工程を用いるなら、所望の目
的も達成される。
５）に隣接した領域を酸化する条件にする。適当な手法
には、間隙（３７５）を空気のような酸素を含む雰囲気
に、外因性ベースシリコン及び下のシリコンを所望の量
酸化するのに、十分な時間露出することが含まれる。適
当な条件は所望の酸化の程度に依存して、広く変えるこ
とができる。もし、外因性ベースシリコン及び下のシリ
コンが大気中で（すなわち約３０℃の温度で）酸化され
るなら、所望の酸化程度を得るのに必要な時間は、約２
４時間から約３０日まで変えることができた。当業者
は、所望の目的を達成するために各種の方法が用いられ
ること、及び温度を上げることにより、より短時間で所
望の程度の酸化が行えることを理解するであろう。も
し、一連の酸化物／エッチ工程を用いるなら、所望の目
的も達成される。
【００１６】この工程の目的は、末梢端（３８５）にお
けるより、近接端（３８０）において広い勾配のある間
隙を導入することである。この目的を実現するために、
間隙は末梢端（３８５）における間隙高さより、近接端
（３８０）における間隙高さ（３７５）が少なくとも約
１０パーセント増すのに十分な時間、酸化手段に露出さ
れる。
けるより、近接端（３８０）において広い勾配のある間
隙を導入することである。この目的を実現するために、
間隙は末梢端（３８５）における間隙高さより、近接端
（３８０）における間隙高さ（３７５）が少なくとも約
１０パーセント増すのに十分な時間、酸化手段に露出さ
れる。
【００１７】勾配のある間隙（３７５）が形成された
後、ポリシリコン（３９０）を基板（３０５）の表面上
に堆積させる。勾配のある間隙（３７５）のため、ポリ
シリコン（３９０）は外因性ベース及び真性ベース及び
バイポーラデバイス（３１０）間の接触に悪影響を与え
うる間隙をもたない。
後、ポリシリコン（３９０）を基板（３０５）の表面上
に堆積させる。勾配のある間隙（３７５）のため、ポリ
シリコン（３９０）は外因性ベース及び真性ベース及び
バイポーラデバイス（３１０）間の接触に悪影響を与え
うる間隙をもたない。
【００１８】
【例１】上述のプロセス工程に従い、ベースにおける酸
化物の２０ｎｍ厚層を有するエミッタ開口が形成され
た。エミッタ開口中のゲート酸化物は、１００：１のＨ
Ｆ水溶液を用いて７０分間で除去した。次に、基板は従
来の手法を用いて洗浄し、乾燥させた。次に、基板は雰
囲気中に約２４時間保たれた。次に間隙は、低圧化学気
相堆積システム（ＬＰＣＶＤ）を用いて、ポリシリコン
で満たした。ＬＰＣＶＤ装置はカリスペル、モンタナの
セミサーモから入手した。装置は垂直方向の低圧化学気
相堆積をさせるために設計された。堆積は５５０℃の温
度、２５０ｍＴｏｒｒの圧力、第１の（最上部）噴射器
を通した約４０ｓｃｃｍ及び第２の（底部）噴射器を通
した約７０ｓｃｃｍのシラン流で行われた。ポリシリコ
ンの成長速度は約２ｎｍ／分であった。
化物の２０ｎｍ厚層を有するエミッタ開口が形成され
た。エミッタ開口中のゲート酸化物は、１００：１のＨ
Ｆ水溶液を用いて７０分間で除去した。次に、基板は従
来の手法を用いて洗浄し、乾燥させた。次に、基板は雰
囲気中に約２４時間保たれた。次に間隙は、低圧化学気
相堆積システム（ＬＰＣＶＤ）を用いて、ポリシリコン
で満たした。ＬＰＣＶＤ装置はカリスペル、モンタナの
セミサーモから入手した。装置は垂直方向の低圧化学気
相堆積をさせるために設計された。堆積は５５０℃の温
度、２５０ｍＴｏｒｒの圧力、第１の（最上部）噴射器
を通した約４０ｓｃｃｍ及び第２の（底部）噴射器を通
した約７０ｓｃｃｍのシラン流で行われた。ポリシリコ
ンの成長速度は約２ｎｍ／分であった。
【００１９】得られた構造は、ＴＥＭ（トンネリング電
子顕微鏡）分析した。図４の写真で示されるように、間
隙の高さは間隙の近接端から末梢端まで、本質的に一定
である。更に、間隙はポリシリコン層のほぼ中央の明る
い領域により明らかなように、ポリシリコンで均一に満
たされてはいない。
子顕微鏡）分析した。図４の写真で示されるように、間
隙の高さは間隙の近接端から末梢端まで、本質的に一定
である。更に、間隙はポリシリコン層のほぼ中央の明る
い領域により明らかなように、ポリシリコンで均一に満
たされてはいない。
【００２０】比較のため、ベースにおいて酸化物の６ｎ
ｍ厚の層を有するエミッタ開口を形成した。エミッタ開
口中のゲート酸化物は１００：１のＨＦ水溶液を用い、
７０分で除去された。次に、従来の手法を用い、基板を
洗浄し、乾燥させた。次に、基板は大気中に約２４時間
保存した。次ぎに、酸化物は１００：１のＨＦ水溶液を
用い、１分間で除去した。次に、先に述べた装置及び条
件を用い、低圧化学気相堆積システムを用いて、ポリシ
リコンで満たした。
ｍ厚の層を有するエミッタ開口を形成した。エミッタ開
口中のゲート酸化物は１００：１のＨＦ水溶液を用い、
７０分で除去された。次に、従来の手法を用い、基板を
洗浄し、乾燥させた。次に、基板は大気中に約２４時間
保存した。次ぎに、酸化物は１００：１のＨＦ水溶液を
用い、１分間で除去した。次に、先に述べた装置及び条
件を用い、低圧化学気相堆積システムを用いて、ポリシ
リコンで満たした。
【００２１】得られた構造を、ＴＥＭ（トンネル電子顕
微鏡）分析した。図５の写真で示されるように、間隙高
さはその末梢端とは異なる高さをその近接端でもつ。近
接端における間隙の高さは、末梢端における間隙の高さ
より、明らかに大きい。更に、そのように形成されたポ
リシリコンの層中に、明るい領域はなく、このことはポ
リシリコンが均一に間隙を満たしたことを示している。
微鏡）分析した。図５の写真で示されるように、間隙高
さはその末梢端とは異なる高さをその近接端でもつ。近
接端における間隙の高さは、末梢端における間隙の高さ
より、明らかに大きい。更に、そのように形成されたポ
リシリコンの層中に、明るい領域はなく、このことはポ
リシリコンが均一に間隙を満たしたことを示している。
【００２２】上述の結果は、間隙の近接端におけるより
大きな高さから、間隙の末梢端におけるより小さな高さ
まで勾配をもつ高さをもつ間隙を生じさせるのに必要な
条件は、酸化物の厚さに依存して変わることを示してい
る。酸化物が６ｎｍの厚さをもつ時、所望の勾配を有す
る間隙を生じる条件では、酸化物の厚さが約２０ｎｍの
時、所望の勾配を有する間隙は生じなかった。
大きな高さから、間隙の末梢端におけるより小さな高さ
まで勾配をもつ高さをもつ間隙を生じさせるのに必要な
条件は、酸化物の厚さに依存して変わることを示してい
る。酸化物が６ｎｍの厚さをもつ時、所望の勾配を有す
る間隙を生じる条件では、酸化物の厚さが約２０ｎｍの
時、所望の勾配を有する間隙は生じなかった。
【００２３】
【例２】上述のプロセス工程に従い、ベースにおいて酸
化物の２．５ｎｍ厚の層を有するエミッタ開口を形成し
た。エミッタ開口中のゲート酸化物は、１００：１のＨ
Ｆ水溶液を用い７０分で除去した。酸化物の横方向のエ
ッチングは、ポリシリコン下に約６０ｎｍ進んだ。次
に、従来の方法を用いて、基板を洗浄し、乾燥させた。
次に、基板を大気中に約３０日間保存した。酸化物を除
去するために、ＨＦ水溶液（１００：１）を用いた。次
に、前の例で述べたような低圧化学気相堆積システムを
用いて、間隙をポリシリコンで満たした。
化物の２．５ｎｍ厚の層を有するエミッタ開口を形成し
た。エミッタ開口中のゲート酸化物は、１００：１のＨ
Ｆ水溶液を用い７０分で除去した。酸化物の横方向のエ
ッチングは、ポリシリコン下に約６０ｎｍ進んだ。次
に、従来の方法を用いて、基板を洗浄し、乾燥させた。
次に、基板を大気中に約３０日間保存した。酸化物を除
去するために、ＨＦ水溶液（１００：１）を用いた。次
に、前の例で述べたような低圧化学気相堆積システムを
用いて、間隙をポリシリコンで満たした。
【００２４】得られた構造をＴＥＭ（トンネリング電子
顕微鏡）分析した。図６の写真で示されるように、間隙
はその近接端において、間隙の末梢端より大きな高さを
もつ。間隙高さはまた、近接端から間隙の末梢端まで、
徐々に変化する。更にポリシリコンの層が一様に見える
ことから明らかなように、間隙はポリシリコンで均一に
満たされている。
顕微鏡）分析した。図６の写真で示されるように、間隙
はその近接端において、間隙の末梢端より大きな高さを
もつ。間隙高さはまた、近接端から間隙の末梢端まで、
徐々に変化する。更にポリシリコンの層が一様に見える
ことから明らかなように、間隙はポリシリコンで均一に
満たされている。
【図１】ＢｉＣＭＯＳデバイスの従来技術の作製プロセ
スにおけるある工程の流れ図である。
スにおけるある工程の流れ図である。
【図２】エミッタ開口下のゲート酸化物が除去され、外
因性ベースシリコンの下に間隙が形成されるプロセスの
一点における上にＢｉＣＭＯＳデバイスが作製された基
板の側面図である。
因性ベースシリコンの下に間隙が形成されるプロセスの
一点における上にＢｉＣＭＯＳデバイスが作製された基
板の側面図である。
【図３】外因性ベースシリコン下の間隙の幅が広がり、
本発明のプロセスに従って勾配が形成された後の基板の
側面図である。
本発明のプロセスに従って勾配が形成された後の基板の
側面図である。
【図４】エピタキシャルシリコンで再充填され、その中
に間隙のある勾配のない２０ｎｍ間隙の側面図である。
に間隙のある勾配のない２０ｎｍ間隙の側面図である。
【図５】エピタキシャルシリコンで再充填された勾配の
ある６ｎｍ間隙の側面図である。
ある６ｎｍ間隙の側面図である。
【図６】エピタキシャルシリコンで再充填された勾配の
ある２．５ｎｍ間隙の側面図である。
ある２．５ｎｍ間隙の側面図である。
１１，２０，３０，４０，５０，６０，７０，８０，９
０，１００，１１０，１２０ 工程 ３０５ 基板 ３１０ バイポーラデバイス ３１５ ＣＭＯＳデバイス ３１６ 埋め込み層領域 ３２０ ｐ井戸領域 ３２５ ｎ井戸領域 ３３０ ゲート酸化物 ３３５ フィールド酸化物領域 ３４０ 注入部 ３４５ ポリシリコン，層 ３４６ タングステンシリサイド ３５０ シリコン窒化物，層 ３５５ テトラエチルオルトシリケート，ＰＥＴＥＯ
Ｓ，層 ３６０ 反射防止被膜，層 ３６１ ＰＥＴＥＯＳ ３６２ ハードマスク ３６５ エミッタ開口 ３７０ ゲート ３７５ 間隙，間隙高さ ３８０ 近接端 ３８５ 末梢端 ３９０ ポリシリコン
０，１００，１１０，１２０ 工程 ３０５ 基板 ３１０ バイポーラデバイス ３１５ ＣＭＯＳデバイス ３１６ 埋め込み層領域 ３２０ ｐ井戸領域 ３２５ ｎ井戸領域 ３３０ ゲート酸化物 ３３５ フィールド酸化物領域 ３４０ 注入部 ３４５ ポリシリコン，層 ３４６ タングステンシリサイド ３５０ シリコン窒化物，層 ３５５ テトラエチルオルトシリケート，ＰＥＴＥＯ
Ｓ，層 ３６０ 反射防止被膜，層 ３６１ ＰＥＴＥＯＳ ３６２ ハードマスク ３６５ エミッタ開口 ３７０ ゲート ３７５ 間隙，間隙高さ ３８０ 近接端 ３８５ 末梢端 ３９０ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クウォック ケー． ヌグ アメリカ合衆国 07059 ニュージャーシ ィ，ウォーレン，ブレイズアー ロード 25
Claims (5)
- 【請求項１】 シリコン基板上に第１の材料の第１の層
を形成し、第１の層は約１０ｎｍより小さい厚さを有す
る工程；第１の層上に、第２の材料の第２の層を形成す
る工程；第１の層で終端する材料の第２の層中に、窓を
形成する工程；窓のベースにおいて、材料の第１の層の
一部を除去し、第２の層下の第１の層の少くとも一部
が、それによって第２の層と下の基板の間に間隙を形成
し、間隙は近接端と末梢端を有し、近接端は窓に隣接し
た間隙の端部で、末梢端は第１の層の残った部分に隣接
した間隙の端部であり、間隙は上の第２の層と下の基板
との間の距離と定義される高さを有する工程；間隙の近
接端において、間隙の末梢端より少くとも１０パーセン
ト間隙の高さが大きくなるような条件に間隙を置く工
程；及び化学気相堆積により、材料で間隙を再充填する
工程を含むデバイス作製プロセス。 - 【請求項２】 材料の第１の層は二酸化シリコンで、材
料の第２の層は多結晶シリコンである請求項１記載のプ
ロセス。 - 【請求項３】 間隙は低圧化学気相堆積により、アモル
ファスシリコンで再充填される請求項２記載のプロセ
ス。 - 【請求項４】 間隙はそれに隣接した多結晶シリコンの
少くとも一部が酸化されるのに十分な時間、酸素を含む
雰囲気に露出される請求項３記載のプロセス。 - 【請求項５】 酸化された多結晶シリコンは、化学エッ
チャントを用いて除去され、それによって末梢端におけ
る間隙端より少くとも１０パーセント大きな近接端にお
ける高さを有する間隙が形成される請求項４記載のプロ
セス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/042388 | 1998-03-12 | ||
| US09/042,388 US6121101A (en) | 1998-03-12 | 1998-03-12 | Process for fabricating bipolar and BiCMOS devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330281A true JPH11330281A (ja) | 1999-11-30 |
| JP3328600B2 JP3328600B2 (ja) | 2002-09-24 |
Family
ID=21921656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06574099A Expired - Fee Related JP3328600B2 (ja) | 1998-03-12 | 1999-03-12 | バイポーラ及びｂｉｃｍｏｓデバイスの作製プロセス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6121101A (ja) |
| EP (1) | EP0942467B1 (ja) |
| JP (1) | JP3328600B2 (ja) |
| KR (1) | KR100549974B1 (ja) |
| DE (1) | DE69900028T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486112B1 (ko) * | 2002-08-02 | 2005-04-29 | 매그나칩 반도체 유한회사 | 바이 씨 모스 트랜지스터의 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7002221B2 (en) * | 2003-08-29 | 2006-02-21 | International Business Machines Corporation | Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same |
| DE102004053394B4 (de) * | 2004-11-05 | 2010-08-19 | Atmel Automotive Gmbh | Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153534A (ja) * | 1988-12-06 | 1990-06-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03198371A (ja) * | 1989-12-27 | 1991-08-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2654540B2 (ja) * | 1994-06-21 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5620908A (en) * | 1994-09-19 | 1997-04-15 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device comprising BiCMOS transistor |
| WO1997015071A1 (en) * | 1995-10-20 | 1997-04-24 | Philips Electronics N.V. | Manufacture of a semiconductor device with selectively deposited semiconductor zone |
| US5773350A (en) * | 1997-01-28 | 1998-06-30 | National Semiconductor Corporation | Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base |
-
1998
- 1998-03-12 US US09/042,388 patent/US6121101A/en not_active Expired - Lifetime
-
1999
- 1999-03-02 EP EP99301543A patent/EP0942467B1/en not_active Expired - Lifetime
- 1999-03-02 DE DE69900028T patent/DE69900028T2/de not_active Expired - Lifetime
- 1999-03-11 KR KR1019990008029A patent/KR100549974B1/ko not_active IP Right Cessation
- 1999-03-12 JP JP06574099A patent/JP3328600B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486112B1 (ko) * | 2002-08-02 | 2005-04-29 | 매그나칩 반도체 유한회사 | 바이 씨 모스 트랜지스터의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100549974B1 (ko) | 2006-02-08 |
| DE69900028D1 (de) | 2000-12-21 |
| JP3328600B2 (ja) | 2002-09-24 |
| EP0942467A1 (en) | 1999-09-15 |
| KR19990077768A (ko) | 1999-10-25 |
| DE69900028T2 (de) | 2001-03-22 |
| EP0942467B1 (en) | 2000-11-15 |
| US6121101A (en) | 2000-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5488004A (en) | SOI by large angle oxygen implant | |
| JPH0851216A (ja) | メサ分離ｓｏｉトランジスタおよびそれの製造方法 | |
| US6777297B2 (en) | Disposable spacer and method of forming and using same | |
| JP3149414B2 (ja) | 浅い接合部を有する半導体デバイスを製作する方法 | |
| JP2001094106A (ja) | シリコン−ゲルマニウム・トランジスタおよび関連方法 | |
| US5466615A (en) | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application | |
| JPH073813B2 (ja) | 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法 | |
| US5057455A (en) | Formation of integrated circuit electrodes | |
| JPH0348459A (ja) | 半導体装置及びその製造方法 | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| US6445043B1 (en) | Isolated regions in an integrated circuit | |
| JP3328600B2 (ja) | バイポーラ及びｂｉｃｍｏｓデバイスの作製プロセス | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| JPH05267331A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| US5612247A (en) | Method for fabricating isolation region for a semiconductor device | |
| JP2002518827A (ja) | Ｍｏｓトランジスタを含む半導体デバイスの製造方法 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| JPH07161988A (ja) | 半導体装置の製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor | |
| JPH0529343A (ja) | 微細半導体装置の製造方法 | |
| KR940010516B1 (ko) | 자기정합 기술을 이용한 바이폴라 트랜지스터의 제조방법 | |
| JPH11176959A (ja) | 半導体装置の製造方法 | |
| JPH05211328A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP3373839B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110712 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130712 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |