JPH073813B2 - 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法 - Google Patents
電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法Info
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- JPH073813B2 JPH073813B2 JP3326331A JP32633191A JPH073813B2 JP H073813 B2 JPH073813 B2 JP H073813B2 JP 3326331 A JP3326331 A JP 3326331A JP 32633191 A JP32633191 A JP 32633191A JP H073813 B2 JPH073813 B2 JP H073813B2
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）の製造に関し、より詳細に言えば、バイポーラ相補
形酸化物半導体（ＢｉＣＭＯＳ）回路に関する半導体Ｉ
Ｃの製造に関する。
Ｃ）の製造に関し、より詳細に言えば、バイポーラ相補
形酸化物半導体（ＢｉＣＭＯＳ）回路に関する半導体Ｉ
Ｃの製造に関する。
【０００２】
【従来の技術】当業者に良く知られているように、ＰＭ
ＯＳ（ｐチャネル金属酸化物半導体）及びＮＭＯＳ（ｎ
チャネル金属酸化物半導体）トランジスタ双方を含むＣ
ＭＯＳトランジスタ及びバイポーラトランジスタがＢｉ
ＣＭＯＳプロセスに於て同一基板上に製造される。Ｂｉ
ＣＭＯＳ技術及び装置の特徴については、（i）ティー
・イケダ（T. Ikeda）他による論文「Advanced BiCMOS
Technology for High Speed VLSI」、IEDM technical d
igest、International Electron Devices Meeting、米
国ロサンジェルス、１９８６年１２月７〜１０日、第４
０８〜４１１頁、及び（ii）ピー・トン（P. Tong）他
による論文「A Production Proven Hight Performance
1.0 μm Double-level Polysilicon BiCMOS Tecnolog
y」、Semiconductor Technical Journal、ｖｏｌ．５、
Ｎｏ．１、１９９０年、第１０６〜１１２頁に記載され
ている。図１乃至図８には、ＢｉＣＭＯＳ集積回路の製
造方法が示されている。
ＯＳ（ｐチャネル金属酸化物半導体）及びＮＭＯＳ（ｎ
チャネル金属酸化物半導体）トランジスタ双方を含むＣ
ＭＯＳトランジスタ及びバイポーラトランジスタがＢｉ
ＣＭＯＳプロセスに於て同一基板上に製造される。Ｂｉ
ＣＭＯＳ技術及び装置の特徴については、（i）ティー
・イケダ（T. Ikeda）他による論文「Advanced BiCMOS
Technology for High Speed VLSI」、IEDM technical d
igest、International Electron Devices Meeting、米
国ロサンジェルス、１９８６年１２月７〜１０日、第４
０８〜４１１頁、及び（ii）ピー・トン（P. Tong）他
による論文「A Production Proven Hight Performance
1.0 μm Double-level Polysilicon BiCMOS Tecnolog
y」、Semiconductor Technical Journal、ｖｏｌ．５、
Ｎｏ．１、１９９０年、第１０６〜１１２頁に記載され
ている。図１乃至図８には、ＢｉＣＭＯＳ集積回路の製
造方法が示されている。
【０００３】図１は、ＢｉＣＭＯＳプロセスに於て製造
される半導体構造であって、フォトレジスト層１０３の
パターンをそのすぐ下にあるポリサイド層１０４をエッ
チングするための準備として形成した後の工程を示して
いる。ポリサイド層１０４は、例えばケイ化タングステ
ン／ポリシリコン積層体とすることができる。エッチン
グ過程によってポリサイド層１０４から食刻された構造
が、ＮＭＯＳトランジスタのゲートを形成する。図１に
示されるように、領域１００及び１０１は、それぞれバ
イポーラトランジスタ及びＮＭＯＳトランジスタが形成
されるべき領域である。領域１００は、コレクタ・プラ
グ領域１０９を有するＮウエル１１０の下にｎ型埋込み
層１０８を有する。領域１０１は、Ｐウエル１０６の下
にｐ型埋込み層１０７を有する。
される半導体構造であって、フォトレジスト層１０３の
パターンをそのすぐ下にあるポリサイド層１０４をエッ
チングするための準備として形成した後の工程を示して
いる。ポリサイド層１０４は、例えばケイ化タングステ
ン／ポリシリコン積層体とすることができる。エッチン
グ過程によってポリサイド層１０４から食刻された構造
が、ＮＭＯＳトランジスタのゲートを形成する。図１に
示されるように、領域１００及び１０１は、それぞれバ
イポーラトランジスタ及びＮＭＯＳトランジスタが形成
されるべき領域である。領域１００は、コレクタ・プラ
グ領域１０９を有するＮウエル１１０の下にｎ型埋込み
層１０８を有する。領域１０１は、Ｐウエル１０６の下
にｐ型埋込み層１０７を有する。
【０００４】ウエハ表面上には、Ｐウエル１０６及びＮ
ウエル１１０の上にゲート酸化膜１０５ａ及びフィール
ド酸化膜１０５ｂ領域を含む酸化膜が示されている。ポ
リサイド層１０４が酸化膜１０５ａ、１０５ｂの上に形
成されている。図示されるプロセスでは、ポリサイド層
１０４がリンをドーピングしたポリシリコンの上に形成
されたケイ化タングステンからなる。
ウエル１１０の上にゲート酸化膜１０５ａ及びフィール
ド酸化膜１０５ｂ領域を含む酸化膜が示されている。ポ
リサイド層１０４が酸化膜１０５ａ、１０５ｂの上に形
成されている。図示されるプロセスでは、ポリサイド層
１０４がリンをドーピングしたポリシリコンの上に形成
されたケイ化タングステンからなる。
【０００５】図２は、ポリサイド層１０４をエッチング
して前記ＮＭＯＳトランジスタのゲートを形成しかつフ
ォトレジスト層１０３を除去した後の半導体構造を示し
ている。次に、ポリサイドゲート１０４のアニーリング
工程が行なわれ、その後に図３に示す低温酸化膜１１１
を被着させる。この低温酸化膜１１１は、次にポリサイ
ドゲート１０４の側壁に酸化膜スペーサと称される部分
１１１ａ、１１１ｂ（図４）を残すように異方性エッチ
ングが行われる。一般に、ウエハ全体に亘ってＭＯＳト
ランジスタのソース及びドレイン領域に一様な接合深さ
及び面抵抗を達成するために、酸化膜１１１はスペーサ
１１１ａ、１１１ｂを形成する際にオーバエッチングさ
れる。これらの領域に於ける均一性は、２フッ化ヒ素ま
たは２フッ化ホウ素のようなドーパント種の注入範囲が
前記スペーサのエッチング後に前記活性領域の上部に残
された酸化膜の膜厚に敏感であることから重要である。
均一な接合深さ及び面抵抗は、実際の電気的特性がそれ
らの設計に於て使用される予測値により近いデバイスを
製造するために必要である。
して前記ＮＭＯＳトランジスタのゲートを形成しかつフ
ォトレジスト層１０３を除去した後の半導体構造を示し
ている。次に、ポリサイドゲート１０４のアニーリング
工程が行なわれ、その後に図３に示す低温酸化膜１１１
を被着させる。この低温酸化膜１１１は、次にポリサイ
ドゲート１０４の側壁に酸化膜スペーサと称される部分
１１１ａ、１１１ｂ（図４）を残すように異方性エッチ
ングが行われる。一般に、ウエハ全体に亘ってＭＯＳト
ランジスタのソース及びドレイン領域に一様な接合深さ
及び面抵抗を達成するために、酸化膜１１１はスペーサ
１１１ａ、１１１ｂを形成する際にオーバエッチングさ
れる。これらの領域に於ける均一性は、２フッ化ヒ素ま
たは２フッ化ホウ素のようなドーパント種の注入範囲が
前記スペーサのエッチング後に前記活性領域の上部に残
された酸化膜の膜厚に敏感であることから重要である。
均一な接合深さ及び面抵抗は、実際の電気的特性がそれ
らの設計に於て使用される予測値により近いデバイスを
製造するために必要である。
【０００６】次に、バイポーラ領域１００内にｐ型イオ
ン種を注入してバイポーラトランジスタのベース１１３
を形成するために（図５）、フォトレジスト層１１２を
被着させかつパターニングする。この過程に於て、ホウ
素のようなイオン種が前記スペーサのエッチング後に露
出された生のシリコン表面に注入される。この注入過程
によって、特別な予防策が全く取られていない場合に
は、「チャネリング」を生じる場合がある。チャネリン
グは、注入された種の原子が結晶格子内に、非常に深い
位置に来るまで原子相互間の空隙に於てほとんど抵抗無
く出合うような角度で導入された時に生じる。この効果
は、小さいが重要な「チャネリング・テイル」と称され
る打込み表面の深い位置まで不純物濃度を生じさせる。
このチャネリング・テイルは、高度なバイポーラデバイ
スに望ましい小さなベース幅を達成するための大きな障
害となっている。
ン種を注入してバイポーラトランジスタのベース１１３
を形成するために（図５）、フォトレジスト層１１２を
被着させかつパターニングする。この過程に於て、ホウ
素のようなイオン種が前記スペーサのエッチング後に露
出された生のシリコン表面に注入される。この注入過程
によって、特別な予防策が全く取られていない場合に
は、「チャネリング」を生じる場合がある。チャネリン
グは、注入された種の原子が結晶格子内に、非常に深い
位置に来るまで原子相互間の空隙に於てほとんど抵抗無
く出合うような角度で導入された時に生じる。この効果
は、小さいが重要な「チャネリング・テイル」と称され
る打込み表面の深い位置まで不純物濃度を生じさせる。
このチャネリング・テイルは、高度なバイポーラデバイ
スに望ましい小さなベース幅を達成するための大きな障
害となっている。
【０００７】このチャネリング効果を排除するための１
つの方法は、格子構造に対してイオン種を注入する面の
法線に対して或る例えば７度の角度で注入することであ
る。しかしながら、半導体表面上の他の構造によって生
じる「影」によって基板表面上に不均一な濃度を生じさ
れることから、このような偏軸注入は他のデバイス性能
の問題を生じさせ、デバイスの特性に逆効果を与えて、
周辺部のパンチスルーやトンネル漏れ電流のような効果
を生じさせる。このような効果の例が、シー・ティー・
チャン（C.T. Chuang）他による「Effect of off-axis
Implant on thecharacteristics of Advaced Self-alig
ned Bipolar Transistors」、IEEE Electron Device Le
tters、Ｖｏｌ．ＥＤＬ−８、Ｎｏ．７、１９８７年７
月、第３２１〜３２３頁に記載されている。
つの方法は、格子構造に対してイオン種を注入する面の
法線に対して或る例えば７度の角度で注入することであ
る。しかしながら、半導体表面上の他の構造によって生
じる「影」によって基板表面上に不均一な濃度を生じさ
れることから、このような偏軸注入は他のデバイス性能
の問題を生じさせ、デバイスの特性に逆効果を与えて、
周辺部のパンチスルーやトンネル漏れ電流のような効果
を生じさせる。このような効果の例が、シー・ティー・
チャン（C.T. Chuang）他による「Effect of off-axis
Implant on thecharacteristics of Advaced Self-alig
ned Bipolar Transistors」、IEEE Electron Device Le
tters、Ｖｏｌ．ＥＤＬ−８、Ｎｏ．７、１９８７年７
月、第３２１〜３２３頁に記載されている。
【０００８】前記ベース注入過程及びフォトレジスト層
１１２を剥離させた後に、新たなフォトレジスト層１１
４を被着させかつパターンニングして、バイポーラ領域
１００のバイポーラトランジスタのコレクタ・プラグ領
域１０９の内部にコレクタ・コンタクト１１４ｃを開口
させる。領域１０１のＮＭＯＳトランジスタのソース領
域１１４ａ及びドレイン領域１１４ｂを同様にこの過程
に於て露出させる。次にこれらの露出領域にｎ型イオン
種を注入する（図６）。一般に灰化（ashing）として知
られる酸素プラズマ清浄過程を行なってフォトレジスト
層１１４を除去した後に、フォトレジスト層１１５を適
当にパターニングしてｐ型イオン種を注入することによ
って、バイポーラトランジスタのベース・コンタクト領
域１１６ａ、１１６ｂ及び図示されないＰＭＯＳトラン
ジスタのソース領域及びドレイン領域を形成する（図
７）。
１１２を剥離させた後に、新たなフォトレジスト層１１
４を被着させかつパターンニングして、バイポーラ領域
１００のバイポーラトランジスタのコレクタ・プラグ領
域１０９の内部にコレクタ・コンタクト１１４ｃを開口
させる。領域１０１のＮＭＯＳトランジスタのソース領
域１１４ａ及びドレイン領域１１４ｂを同様にこの過程
に於て露出させる。次にこれらの露出領域にｎ型イオン
種を注入する（図６）。一般に灰化（ashing）として知
られる酸素プラズマ清浄過程を行なってフォトレジスト
層１１４を除去した後に、フォトレジスト層１１５を適
当にパターニングしてｐ型イオン種を注入することによ
って、バイポーラトランジスタのベース・コンタクト領
域１１６ａ、１１６ｂ及び図示されないＰＭＯＳトラン
ジスタのソース領域及びドレイン領域を形成する（図
７）。
【０００９】フォトレジスト層１１５を剥離した後に、
低温酸化物からなるブランケット層１１７ｂを、電子状
態のリッチな生のシリコンベース領域１１３を含む、全
表面に被着させる。次に、この低温酸化層をパターニン
グしかつ選択的にエッチングして、後述する第２のポリ
シリコン薄膜、例えば図示されるエミッタ・コンタクト
１１７ａについて使用するためのコンタクト領域を形成
する。
低温酸化物からなるブランケット層１１７ｂを、電子状
態のリッチな生のシリコンベース領域１１３を含む、全
表面に被着させる。次に、この低温酸化層をパターニン
グしかつ選択的にエッチングして、後述する第２のポリ
シリコン薄膜、例えば図示されるエミッタ・コンタクト
１１７ａについて使用するためのコンタクト領域を形成
する。
【００１０】次に、第２のポリシリコン薄膜（「ＰＯＬ
Ｙ ＩＩ」）を被着させる。その後に、このＰＯＬＹ
ＩＩ層の上にフォトレジスト層を形成し、かつＰＯＲＹ
ＩＩマスクに従って適当にパターンニングして、バイ
ポーラ領域１００のバイポーラトランジスタ１１７のエ
ミッタを含む、第２ポリシリコン層を画定する。前記Ｐ
ＯＬＹ ＩＩ層の残余の部分は、適当にパターニングし
かつＰＯＬＹ ＩＩ注入マスクに従ってイオン注入のた
めの導電部分を露出させるように成長させたフォトレジ
スト層によって被覆される。このようなイオン注入領域
には、前記ＰＯＬＹ ＩＩ層の前記残余部分に将来のエ
ミッタ領域が含まれる。次に、ｎ型ドーパントを用いて
ＰＯＬＹ ＩＩ層にイオン注入を行なう。
Ｙ ＩＩ」）を被着させる。その後に、このＰＯＬＹ
ＩＩ層の上にフォトレジスト層を形成し、かつＰＯＲＹ
ＩＩマスクに従って適当にパターンニングして、バイ
ポーラ領域１００のバイポーラトランジスタ１１７のエ
ミッタを含む、第２ポリシリコン層を画定する。前記Ｐ
ＯＬＹ ＩＩ層の残余の部分は、適当にパターニングし
かつＰＯＬＹ ＩＩ注入マスクに従ってイオン注入のた
めの導電部分を露出させるように成長させたフォトレジ
スト層によって被覆される。このようなイオン注入領域
には、前記ＰＯＬＹ ＩＩ層の前記残余部分に将来のエ
ミッタ領域が含まれる。次に、ｎ型ドーパントを用いて
ＰＯＬＹ ＩＩ層にイオン注入を行なう。
【００１１】次に、露出した前記ＰＯＬＹ ＩＩ部分を
画定する前記フォトレジスト層を除去する。前記ＰＯＬ
Ｙ ＩＩ部分に注入されたｎ型導電ドーパントは、酸化
サイクルによってエミッタ・コンタクト１１７ａを通過
してベース領域１１３内にドライブされる。次に、前記
ウエハの表面にドープされていない酸化膜を設け、かつ
その次にホウ素−リン−硅酸塩ガラス（ＢＰＳＧ）の層
１１９を設け、これをパターニングしかつ選択的にエッ
チングして、回路素子を金属間絶縁層１２０によって絶
縁された１個または２個以上の金属層１１８によって接
続できるようにする。次に表面全体をパッシベーション
層によって不活性化する。完成した半導体構造が図８に
示されている。
画定する前記フォトレジスト層を除去する。前記ＰＯＬ
Ｙ ＩＩ部分に注入されたｎ型導電ドーパントは、酸化
サイクルによってエミッタ・コンタクト１１７ａを通過
してベース領域１１３内にドライブされる。次に、前記
ウエハの表面にドープされていない酸化膜を設け、かつ
その次にホウ素−リン−硅酸塩ガラス（ＢＰＳＧ）の層
１１９を設け、これをパターニングしかつ選択的にエッ
チングして、回路素子を金属間絶縁層１２０によって絶
縁された１個または２個以上の金属層１１８によって接
続できるようにする。次に表面全体をパッシベーション
層によって不活性化する。完成した半導体構造が図８に
示されている。
【００１２】上述したＢｉＣＭＯＳプロセスでは、最終
的なバイポーラトランジスタが過度のエミッタ・ベース
接合再結合電流を生じる傾向がある。このような電流に
ついては、エム・エイチ・エル−ディワニー（M.H. Gl-
Diwany）他による異なる関連の特殊な事例研究「Increa
sed Current Gain and Suppression of Peripheral Bas
e Currents in Silicided Self-Aligned Narrow-Width
Polysilicon-EmitterTransistors of an Advanced BiCM
OS Technology」、IEEE Electron Device Letters、ｖ
ｏｌ．ＥＤＬ−９、Ｎｏ．５、第２４７〜２４９頁、１
９８８年５月、に記載されている。
的なバイポーラトランジスタが過度のエミッタ・ベース
接合再結合電流を生じる傾向がある。このような電流に
ついては、エム・エイチ・エル−ディワニー（M.H. Gl-
Diwany）他による異なる関連の特殊な事例研究「Increa
sed Current Gain and Suppression of Peripheral Bas
e Currents in Silicided Self-Aligned Narrow-Width
Polysilicon-EmitterTransistors of an Advanced BiCM
OS Technology」、IEEE Electron Device Letters、ｖ
ｏｌ．ＥＤＬ−９、Ｎｏ．５、第２４７〜２４９頁、１
９８８年５月、に記載されている。
【００１３】
【発明が解決しようとする課題】バイポーラ活性領域へ
の損傷を防止するために、前記活性領域の上部に適当に
膜厚の酸化膜（例えば、１５０オングストローム）を残
すように前記酸化膜スペーサ・エッチング過程が設計さ
れていた。しかしながらこの方法では、（i）元々酸化
膜１１１（酸化膜スペーサ１１１ａ、１１１ｂを形成す
る）の膜厚に変動があり、かつ（ii）酸化膜エッチング
装置によって生じるエッチングの選択性及び均一性のた
めに、ＣＭＯＳデバイスの性能が変化すると言う好まし
くない結果が生じる。この主な原因は、ウエハの中央部
と該ウエハの周辺部とで異なる割合でエッチングを行な
う前記酸化膜エッチング装置の構成に起因することが認
められる。一般に、ウエハ全体に亘って最大３５０オン
グストロームまでの変動が生じ得る。
の損傷を防止するために、前記活性領域の上部に適当に
膜厚の酸化膜（例えば、１５０オングストローム）を残
すように前記酸化膜スペーサ・エッチング過程が設計さ
れていた。しかしながらこの方法では、（i）元々酸化
膜１１１（酸化膜スペーサ１１１ａ、１１１ｂを形成す
る）の膜厚に変動があり、かつ（ii）酸化膜エッチング
装置によって生じるエッチングの選択性及び均一性のた
めに、ＣＭＯＳデバイスの性能が変化すると言う好まし
くない結果が生じる。この主な原因は、ウエハの中央部
と該ウエハの周辺部とで異なる割合でエッチングを行な
う前記酸化膜エッチング装置の構成に起因することが認
められる。一般に、ウエハ全体に亘って最大３５０オン
グストロームまでの変動が生じ得る。
【００１４】
【課題を解決するための手段】本発明の第１実施例によ
れば、バイポーラトランジスタ活性領域の上にゲート材
料から保護構造を形成することによってバイポーラトラ
ンジスタ内の低ベース再結合電流を達成するＢｉＣＭＯ
Ｓ回路の半導体構造を製造するための方法が提供され
る。ソース及びドレイン領域が電界効果ランジスタノー
ド領域内に形成されるのに対して、バイポーラトランジ
スタノード領域の上の前記保護構造がそのままに維持さ
れることによって、電界効果トランジスタの形成に関連
する過酷な処理ステップ（例えば、スペーサ・エッチン
グ過程）からベース領域が保護される。
れば、バイポーラトランジスタ活性領域の上にゲート材
料から保護構造を形成することによってバイポーラトラ
ンジスタ内の低ベース再結合電流を達成するＢｉＣＭＯ
Ｓ回路の半導体構造を製造するための方法が提供され
る。ソース及びドレイン領域が電界効果ランジスタノー
ド領域内に形成されるのに対して、バイポーラトランジ
スタノード領域の上の前記保護構造がそのままに維持さ
れることによって、電界効果トランジスタの形成に関連
する過酷な処理ステップ（例えば、スペーサ・エッチン
グ過程）からベース領域が保護される。
【００１５】本発明の第２実施例によれば、半導体酸化
膜が形成されることを防止するのに適した材料から保護
構造をバイポーラトランジスタの活性領域の上に選択的
に形成することによって、低ベース再結合電流を達成す
るＢｉＣＭＯＳ回路からなる半導体構造を製造するため
の方法が提供される。ここでは、半導体構造が保護構造
によって保護されない位置に半導体酸化膜が形成され
る。この保護構造は、その後に、前記バイポーラトラン
ジスタのベース領域の形成前に、前記バイポーラトラン
ジスタの活性領域を露出させるように除去される。
膜が形成されることを防止するのに適した材料から保護
構造をバイポーラトランジスタの活性領域の上に選択的
に形成することによって、低ベース再結合電流を達成す
るＢｉＣＭＯＳ回路からなる半導体構造を製造するため
の方法が提供される。ここでは、半導体構造が保護構造
によって保護されない位置に半導体酸化膜が形成され
る。この保護構造は、その後に、前記バイポーラトラン
ジスタのベース領域の形成前に、前記バイポーラトラン
ジスタの活性領域を露出させるように除去される。
【００１６】レース再結合電流を低減させたバイポーラ
トランジスタの製造を容易にすることに加えて、本発明
によれば、バイポーラトランジスタ及びＣＭＯＳトラン
ジスタのプロセスに関連する性能パラメータの相互作用
が切断される。本発明の方法によれば、ＬＴＯ成膜工程
に於て微粒子の汚染から保護されたベース活性領域が提
供され、かつＮＭＯＳトランジスタソース／ドレイン注
入過程に続く灰化過程及びレジスト剥離過程に於いてプ
ラズマ損傷が防止される。
トランジスタの製造を容易にすることに加えて、本発明
によれば、バイポーラトランジスタ及びＣＭＯＳトラン
ジスタのプロセスに関連する性能パラメータの相互作用
が切断される。本発明の方法によれば、ＬＴＯ成膜工程
に於て微粒子の汚染から保護されたベース活性領域が提
供され、かつＮＭＯＳトランジスタソース／ドレイン注
入過程に続く灰化過程及びレジスト剥離過程に於いてプ
ラズマ損傷が防止される。
【００１７】本発明の別の利点は、ベース注入過程に於
てホウ素のチャネリングが防止されることである。以下
に、添付図面を参照しつつ実施例を用いて本発明を詳細
に説明する。
てホウ素のチャネリングが防止されることである。以下
に、添付図面を参照しつつ実施例を用いて本発明を詳細
に説明する。
【００１８】
【実施例】本明細書に於ては、ＭＯＳトランジスタのチ
ャネル、ソース、ドレイン、及びバイポーラトランジス
タのベース−エミッタ接合及びベース−コレクタ接合が
形成される領域を、それぞれ電界効果トランジスタの活
性領域、及びバイポーラトランジスタの活性領域と称す
る。このような活性領域は、シリコンまたは他の適当な
半導体の基板、エピタキシャルシリコンまたは半導体デ
バイスの製造に適した他の材料に形成することができ
る。
ャネル、ソース、ドレイン、及びバイポーラトランジス
タのベース−エミッタ接合及びベース−コレクタ接合が
形成される領域を、それぞれ電界効果トランジスタの活
性領域、及びバイポーラトランジスタの活性領域と称す
る。このような活性領域は、シリコンまたは他の適当な
半導体の基板、エピタキシャルシリコンまたは半導体デ
バイスの製造に適した他の材料に形成することができ
る。
【００１９】低温酸化膜を異方性オーバエッチングして
ＭＯＳ電界効果トランジスタのポリサイドゲートの側壁
に酸化膜スペーサを形成することは、実際には前記活性
領域内までエッチングされる場合があることが知られて
いる。このオーバエッチング工程は、生のシリコン内に
形成された電子状態に類似する表面状態を前記低温酸化
膜の下側に形成するものと考えられる。このような表面
状態は、順方向バイアスされたエミッタ−ベース接合再
結合電流を大幅に増加させ、最終的なバイポーラトラン
ジスタ内の電流利得（「ベータ」）を低下させることに
なり、バイポーラデバイスの信頼性にとって好ましくな
い。本発明によれば、バイポーラトランジスタ内の表面
状態による再結合電流の問題が軽減される。
ＭＯＳ電界効果トランジスタのポリサイドゲートの側壁
に酸化膜スペーサを形成することは、実際には前記活性
領域内までエッチングされる場合があることが知られて
いる。このオーバエッチング工程は、生のシリコン内に
形成された電子状態に類似する表面状態を前記低温酸化
膜の下側に形成するものと考えられる。このような表面
状態は、順方向バイアスされたエミッタ−ベース接合再
結合電流を大幅に増加させ、最終的なバイポーラトラン
ジスタ内の電流利得（「ベータ」）を低下させることに
なり、バイポーラデバイスの信頼性にとって好ましくな
い。本発明によれば、バイポーラトランジスタ内の表面
状態による再結合電流の問題が軽減される。
【００２０】本発明の第１実施例の各ステップが図９乃
至図１８に示されている。図９は、初期製造段階に於け
るＢｉＣＭＯＳ半導体構造を示している。領域２００、
２０１は、それぞれバイポーラトランジスタ及びＮＭＯ
Ｓトランジスタが形成されるべき半導体ウエハの領域で
ある。（以後、領域２００をバイポーラ領域２００と言
い、かつ領域２０１をＮＭＯＳ領域２０１と呼ぶことに
する。）同図にはＰＭＯＳトランジスタは図示されてい
ない。バイポーラ領域２００は、コレクタ・プラグ領域
２０９を含むＮウエル２１０の下にｎ型埋込み層２０８
を有する。同様にＮＭＯＳ領域２０１は、Ｐウエル２０
６の下にｐ型埋込み層２０７を有する。
至図１８に示されている。図９は、初期製造段階に於け
るＢｉＣＭＯＳ半導体構造を示している。領域２００、
２０１は、それぞれバイポーラトランジスタ及びＮＭＯ
Ｓトランジスタが形成されるべき半導体ウエハの領域で
ある。（以後、領域２００をバイポーラ領域２００と言
い、かつ領域２０１をＮＭＯＳ領域２０１と呼ぶことに
する。）同図にはＰＭＯＳトランジスタは図示されてい
ない。バイポーラ領域２００は、コレクタ・プラグ領域
２０９を含むＮウエル２１０の下にｎ型埋込み層２０８
を有する。同様にＮＭＯＳ領域２０１は、Ｐウエル２０
６の下にｐ型埋込み層２０７を有する。
【００２１】Ｐウエル２０６及びＮウエル２１０双方の
上には、適当な手法によってゲート酸化膜２０５ａ及び
フィールド酸化膜２０５ｂの領域を含む酸化膜が形成さ
れている。前記ゲート酸化膜及びフィールド酸化膜は一
般に別個の製造工程に於て形成される。また、ゲート酸
化膜２０５ａ及びフィールド酸化膜２０５ｂは多くの場
合に異なる品質を有する。
上には、適当な手法によってゲート酸化膜２０５ａ及び
フィールド酸化膜２０５ｂの領域を含む酸化膜が形成さ
れている。前記ゲート酸化膜及びフィールド酸化膜は一
般に別個の製造工程に於て形成される。また、ゲート酸
化膜２０５ａ及びフィールド酸化膜２０５ｂは多くの場
合に異なる品質を有する。
【００２２】前記ＮＭＯＳトランジスタ及びＰＭＯＳト
ランジスタのゲートを形成するために使用される材料で
あるポリサイド層２０４が、酸化膜２０５ａ、２０５ｂ
の上に設けられている。このポリサイド層２０４は、ケ
イ化タングステン及びリンをドーピングしたポリシリコ
ンからなる。このポリサイド層２０４は、米国カリフォ
ルニア州のテルムコ・コーポレイション（Thermco Corp
oration）から市販されているＬＰＣＶＤ管のような適
当な成膜装置を用いて、６１５℃の成膜温度でポリシリ
コン薄膜を約３０００オングストロームの膜厚で被着さ
せる最初の成膜工程によって形成される。前記ポリシリ
コン薄膜は、同じくテルムコ・コーポレイションから市
販されているＰＯＣｌ3管のような適当な装置を用いて
２４Ω／平方にドーピングされる。
ランジスタのゲートを形成するために使用される材料で
あるポリサイド層２０４が、酸化膜２０５ａ、２０５ｂ
の上に設けられている。このポリサイド層２０４は、ケ
イ化タングステン及びリンをドーピングしたポリシリコ
ンからなる。このポリサイド層２０４は、米国カリフォ
ルニア州のテルムコ・コーポレイション（Thermco Corp
oration）から市販されているＬＰＣＶＤ管のような適
当な成膜装置を用いて、６１５℃の成膜温度でポリシリ
コン薄膜を約３０００オングストロームの膜厚で被着さ
せる最初の成膜工程によって形成される。前記ポリシリ
コン薄膜は、同じくテルムコ・コーポレイションから市
販されているＰＯＣｌ3管のような適当な装置を用いて
２４Ω／平方にドーピングされる。
【００２３】艶消し工程及び硫酸洗浄工程の後に、米国
カリフォルニア州マウンテンビュウのジーナス・コーポ
レイション（Genus Corporation）から市販されている
モデル＃８４０２ ＣＶＤ反応器のような適当な装置を
用いて膜厚約２０００オングストロームののケイ化タン
グステンの薄膜を形成する。リンをドープしたポリシリ
コン及びケイ化タングステンの組合せを、集合的にポリ
サイド層２０４と言う。ポリサイド以外のモリブデンの
ような材料を用いてＮＭＯＳ及びＰＭＯＳトランジスタ
のゲートを形成することもできる。
カリフォルニア州マウンテンビュウのジーナス・コーポ
レイション（Genus Corporation）から市販されている
モデル＃８４０２ ＣＶＤ反応器のような適当な装置を
用いて膜厚約２０００オングストロームののケイ化タン
グステンの薄膜を形成する。リンをドープしたポリシリ
コン及びケイ化タングステンの組合せを、集合的にポリ
サイド層２０４と言う。ポリサイド以外のモリブデンの
ような材料を用いてＮＭＯＳ及びＰＭＯＳトランジスタ
のゲートを形成することもできる。
【００２４】パターニングしたフォトレジスト層２０３
からポリサイド・マスク２０３を形成する。ポリサイド
・マスク２０３は、単にＮＭＯＳ領域２０１のＮＭＯＳ
トランジスタのゲート領域をマスクしかつ他の電界効果
トランジスタのゲート領域を概ねマスクするだけでな
く、バイポーラ領域２００の前記バイポーラトランジス
タの活性領域及び他のバイポーラトランジスタの前記活
性領域を概ねマスクする。ＮＭＯＳ領域２０１内に前記
ＮＭＯＳトランジスタのゲート２０４ａ及び、バイポー
ラ領域２００（図１０）の前記バイポーラトランジスタ
の前記活性領域の上に保護構造２０４ｂが残るように、
ポリサイド層２０４を選択的にエッチングする。図示さ
れないＰＭＯＳトランジスタのゲートが同様にこの工程
に於て形成される。
からポリサイド・マスク２０３を形成する。ポリサイド
・マスク２０３は、単にＮＭＯＳ領域２０１のＮＭＯＳ
トランジスタのゲート領域をマスクしかつ他の電界効果
トランジスタのゲート領域を概ねマスクするだけでな
く、バイポーラ領域２００の前記バイポーラトランジス
タの活性領域及び他のバイポーラトランジスタの前記活
性領域を概ねマスクする。ＮＭＯＳ領域２０１内に前記
ＮＭＯＳトランジスタのゲート２０４ａ及び、バイポー
ラ領域２００（図１０）の前記バイポーラトランジスタ
の前記活性領域の上に保護構造２０４ｂが残るように、
ポリサイド層２０４を選択的にエッチングする。図示さ
れないＰＭＯＳトランジスタのゲートが同様にこの工程
に於て形成される。
【００２５】残余のポリサイド構造（例えば、ゲート２
０４ａ及び保護構造２０４ｂ）のアニーリング工程の後
に、膜厚約３０００オングストロームの低温酸化膜（Ｌ
ＴＯ）２１１を、米国カリフォルニア州サンノゼのアニ
コン・インコーポレイテッド（Anicon Inc.）から市販
されているＣＶＤ反応器を用いる等の適当な方法で形成
する。（図１１）。図１１から容易に理解されるよう
に、保護構造２０４ｂがＬＴＯ膜２１１をバイポーラ領
域２００の前記活性領域から分離する。ゲート酸化膜２
０５ａがバイポーラ活性領域２００の表面を被覆してい
るので、この表面は当然ながらこの熱成長させたゲート
酸化膜２０５ａによって不活性化され、シリコン表面に
於ける電子トラップの密度を低下させることになる。Ｌ
ＴＯ成膜工程に於て、バイポーラ領域２００の前記活性
領域は、保護構造２０４ｂによって微粒子の汚染から保
護される。
０４ａ及び保護構造２０４ｂ）のアニーリング工程の後
に、膜厚約３０００オングストロームの低温酸化膜（Ｌ
ＴＯ）２１１を、米国カリフォルニア州サンノゼのアニ
コン・インコーポレイテッド（Anicon Inc.）から市販
されているＣＶＤ反応器を用いる等の適当な方法で形成
する。（図１１）。図１１から容易に理解されるよう
に、保護構造２０４ｂがＬＴＯ膜２１１をバイポーラ領
域２００の前記活性領域から分離する。ゲート酸化膜２
０５ａがバイポーラ活性領域２００の表面を被覆してい
るので、この表面は当然ながらこの熱成長させたゲート
酸化膜２０５ａによって不活性化され、シリコン表面に
於ける電子トラップの密度を低下させることになる。Ｌ
ＴＯ成膜工程に於て、バイポーラ領域２００の前記活性
領域は、保護構造２０４ｂによって微粒子の汚染から保
護される。
【００２６】前記バイポーラトランジスタの前記ベース
領域の上に保護構造２０４ｂを形成する材料には、電界
効果トランジスタのゲートを形成するのに適当な様々な
材料を用いることができる。この材料の選択は、基本的
に前記電界効果トランジスタの条件によって決定され
る。例えば、純粋なタングステンは、電界効果トランジ
スタのソース及びドレインを形成するために使用される
ようなイオン注入工程に於いてチャネリング効果に対し
て敏感な性質を有するので好ましくない。チャネリング
は、前記トランジスタのチャネル領域内の注入されたイ
オン種によって汚染を生じるので、動作特性に悪影響を
与える。
領域の上に保護構造２０４ｂを形成する材料には、電界
効果トランジスタのゲートを形成するのに適当な様々な
材料を用いることができる。この材料の選択は、基本的
に前記電界効果トランジスタの条件によって決定され
る。例えば、純粋なタングステンは、電界効果トランジ
スタのソース及びドレインを形成するために使用される
ようなイオン注入工程に於いてチャネリング効果に対し
て敏感な性質を有するので好ましくない。チャネリング
は、前記トランジスタのチャネル領域内の注入されたイ
オン種によって汚染を生じるので、動作特性に悪影響を
与える。
【００２７】上述したように、バイポーラトランジスタ
活性領域２００の上の保護構造２０４ｂについてゲート
材料を選択することから、前記バイポーラ領域の表面は
当然ながら熱成長させたゲート酸化膜２０５ａによって
不活性化される。このような不活性化即ちパッシベーシ
ョンは、前記ベース領域に於けるシリコン表面の電子ト
ラップの密度を大幅に低下させて、理想的なバイポーラ
トランジスタにより近い電気的特性を有するより安定し
たバイポーラトランジスタが得られる。この効果につい
ては、イー・エイチ・ニコリアン（E.H. Nicollian）他
による「ＭＯＳ（Metal Oxyside Semiconducdor） PHY
SICS and Technology」、John Wilwy and Sons（米国ニ
ューヨーク）、１９８２年発行、第７５６〜７５９頁に
記載されている。
活性領域２００の上の保護構造２０４ｂについてゲート
材料を選択することから、前記バイポーラ領域の表面は
当然ながら熱成長させたゲート酸化膜２０５ａによって
不活性化される。このような不活性化即ちパッシベーシ
ョンは、前記ベース領域に於けるシリコン表面の電子ト
ラップの密度を大幅に低下させて、理想的なバイポーラ
トランジスタにより近い電気的特性を有するより安定し
たバイポーラトランジスタが得られる。この効果につい
ては、イー・エイチ・ニコリアン（E.H. Nicollian）他
による「ＭＯＳ（Metal Oxyside Semiconducdor） PHY
SICS and Technology」、John Wilwy and Sons（米国ニ
ューヨーク）、１９８２年発行、第７５６〜７５９頁に
記載されている。
【００２８】次に、このＬＴＯ膜２１１を、例えば米国
カリフォルニア州サンタクララのアプライド・マテリア
ルズ，インコーポレイテッド（AppliedMaterials, In
c.）から市販されているＡＭＴ８３１０ ＲＩＥプラズ
マエッチング装置を用いて異方性エッチングを行ない、
ゲート２０４ａの側壁に酸化膜スペーサ２１１ａ、２１
１ｂ及び保護構造２０４ｂの側壁に酸化膜スペーサ２１
１ｃ、２１１ｄを形成する。前記ウエハの酸化膜の厚さ
には元来変動があること、エッチングを行なう際に使用
される反応性イオンの選択性、及びウエハの中央と周辺
とに於てエッチング率の異なるエッチングを行なう性質
があるエッチング装置の構成等のために、前記ウエハの
全体に於て酸化膜の膜厚を正確に制御することは困難で
ある。ウエハの中央部と分周辺部分との間には最大３５
０オングストロームの変動が見られる。
カリフォルニア州サンタクララのアプライド・マテリア
ルズ，インコーポレイテッド（AppliedMaterials, In
c.）から市販されているＡＭＴ８３１０ ＲＩＥプラズ
マエッチング装置を用いて異方性エッチングを行ない、
ゲート２０４ａの側壁に酸化膜スペーサ２１１ａ、２１
１ｂ及び保護構造２０４ｂの側壁に酸化膜スペーサ２１
１ｃ、２１１ｄを形成する。前記ウエハの酸化膜の厚さ
には元来変動があること、エッチングを行なう際に使用
される反応性イオンの選択性、及びウエハの中央と周辺
とに於てエッチング率の異なるエッチングを行なう性質
があるエッチング装置の構成等のために、前記ウエハの
全体に於て酸化膜の膜厚を正確に制御することは困難で
ある。ウエハの中央部と分周辺部分との間には最大３５
０オングストロームの変動が見られる。
【００２９】しかしながら、保護構造２０４ｂによって
ＬＴＯ膜２１１とその下の熱成長によるゲート酸化膜２
０５ａとの間に障壁が設けられ、それがバイポーラ領域
２００の前記ベース領域シリコン表面を不活性化するこ
とから、ＮＭＯＳ領域２０１内のような電界効果トラン
ジスタの活性領域の上のＬＴＯ膜２１１を、ゲート酸化
膜２０５ａに有害な影響を与えたりバイポーラ領域２０
０内に欠陥を生じさせることなく実質的に完全にエッチ
ングすることができ（図１２）、それによって最終的な
バイポーラトランジスタに於て過大なベース再結合電流
が防止される。このように本発明によれば、前記活性領
域の上に酸化膜を正確に膜厚を制御して残すという条件
が不必要になり、前記バイポーラトランジスタのベース
領域への損傷が回避される。同時に、電界効果トランジ
スタの活性領域から全酸化膜を実質的に除去することに
よって、同じソース／ドレインの注入によって形成され
るレジスタ及び電界効果レジスタに均一なかつ制御可能
な電気的特性が与えられる。
ＬＴＯ膜２１１とその下の熱成長によるゲート酸化膜２
０５ａとの間に障壁が設けられ、それがバイポーラ領域
２００の前記ベース領域シリコン表面を不活性化するこ
とから、ＮＭＯＳ領域２０１内のような電界効果トラン
ジスタの活性領域の上のＬＴＯ膜２１１を、ゲート酸化
膜２０５ａに有害な影響を与えたりバイポーラ領域２０
０内に欠陥を生じさせることなく実質的に完全にエッチ
ングすることができ（図１２）、それによって最終的な
バイポーラトランジスタに於て過大なベース再結合電流
が防止される。このように本発明によれば、前記活性領
域の上に酸化膜を正確に膜厚を制御して残すという条件
が不必要になり、前記バイポーラトランジスタのベース
領域への損傷が回避される。同時に、電界効果トランジ
スタの活性領域から全酸化膜を実質的に除去することに
よって、同じソース／ドレインの注入によって形成され
るレジスタ及び電界効果レジスタに均一なかつ制御可能
な電気的特性が与えられる。
【００３０】フォトレジスト層２１３を被着させかつパ
ターンニングして、バイポーラ領域２００のコレクタ・
プラグ領域２０９内部のコレクタ・コンタクト２１２ｃ
と、ＮＭＯＳ領域２０１のソース領域２１２ａ及びドレ
イン領域２１２ｂとにｎ型イオン注入を行なうための開
口を形成する。このイオン注入に使用されるｎ型イオン
種はリン、砒素またはこれらの双方とすることができ
る。砒素及びリンの両方を用いた場合には、適当なイオ
ン注入のドーズ量はそれぞれ６５ＫｅＶに於て８．０×
１０15及び６５ＫｅＶに於て１．５×１０14である。
ターンニングして、バイポーラ領域２００のコレクタ・
プラグ領域２０９内部のコレクタ・コンタクト２１２ｃ
と、ＮＭＯＳ領域２０１のソース領域２１２ａ及びドレ
イン領域２１２ｂとにｎ型イオン注入を行なうための開
口を形成する。このイオン注入に使用されるｎ型イオン
種はリン、砒素またはこれらの双方とすることができ
る。砒素及びリンの両方を用いた場合には、適当なイオ
ン注入のドーズ量はそれぞれ６５ＫｅＶに於て８．０×
１０15及び６５ＫｅＶに於て１．５×１０14である。
【００３１】フォトレジスト層２１３は、酸素プラズマ
を用いる灰化工程及びそれに続く「ピラニア」溶液とし
て一般に知られる試薬を使用するレジスタ剥離工程によ
って除去される。前記灰化及びレジスタ剥離工程の間、
保護構造２０４ｂはバイポーラ領域２００の不活性化さ
れた前記活性領域を保護する。
を用いる灰化工程及びそれに続く「ピラニア」溶液とし
て一般に知られる試薬を使用するレジスタ剥離工程によ
って除去される。前記灰化及びレジスタ剥離工程の間、
保護構造２０４ｂはバイポーラ領域２００の不活性化さ
れた前記活性領域を保護する。
【００３２】次に、フォトレジスト層２１４を被着さ
せ、パターニングしてバイポーラ領域２００の活性領域
にイオンを注入するための開口を形成する（図１４）。
フッ化水素とフッ化アンモニウムとの７：１（容積比）
溶液を３０℃で使用する緩衝酸化膜エッチングと称され
るウエット・エッチング工程によって、保護構造２０４
ｂの側壁から酸化膜スペーサ構造２１１ｃ、２１１ｄを
除去する。緩衝酸化膜エッチングの後に、米国カリフォ
ルニア州フリモントのエルエーエム・リサーチ・コーポ
レイション（LAM Research Corporation）から市販され
ているＬＡＭモデル４９０のような適当なプラズマエッ
チング装置を用いてポリサイド・エッチングを行ない、
保護構造２０４ｂを除去してバイポーラ領域２００の前
記活性領域の上にゲート酸化膜２０５ａを露出させる。
せ、パターニングしてバイポーラ領域２００の活性領域
にイオンを注入するための開口を形成する（図１４）。
フッ化水素とフッ化アンモニウムとの７：１（容積比）
溶液を３０℃で使用する緩衝酸化膜エッチングと称され
るウエット・エッチング工程によって、保護構造２０４
ｂの側壁から酸化膜スペーサ構造２１１ｃ、２１１ｄを
除去する。緩衝酸化膜エッチングの後に、米国カリフォ
ルニア州フリモントのエルエーエム・リサーチ・コーポ
レイション（LAM Research Corporation）から市販され
ているＬＡＭモデル４９０のような適当なプラズマエッ
チング装置を用いてポリサイド・エッチングを行ない、
保護構造２０４ｂを除去してバイポーラ領域２００の前
記活性領域の上にゲート酸化膜２０５ａを露出させる。
【００３３】酸化膜スペーサ２１１ｃ、２１１ｄを除去
する前記ウエット・エッチング工程によって平担性が向
上するが、必要に応じて酸化膜スペーサ２１１ｃ、２１
１ｄを所定位置に残すことができる。平担性の改善によ
って、後の工程で被着される前記ＢＰＳＧ層が薄過ぎる
場合に生じることがある金属配線の破断を防止できる。
このポリサイド・エッチング工程は、ポリサイド構造２
０４ｂの完全な除去を確保するために１５％までオーバ
エッチングすることが可能である。
する前記ウエット・エッチング工程によって平担性が向
上するが、必要に応じて酸化膜スペーサ２１１ｃ、２１
１ｄを所定位置に残すことができる。平担性の改善によ
って、後の工程で被着される前記ＢＰＳＧ層が薄過ぎる
場合に生じることがある金属配線の破断を防止できる。
このポリサイド・エッチング工程は、ポリサイド構造２
０４ｂの完全な除去を確保するために１５％までオーバ
エッチングすることが可能である。
【００３４】次に、バイポーラ領域２００の前記活性領
域の上のゲート酸化膜２０５ａ内にｐ型イオンを注入す
る。ホウ素のような注入イオンは、ゲート酸化膜２０５
ａの下のシリコンを貫通して、バイポーラ領域２００内
にバイポーラトランジスタのベース２１５を形成する
（図１６）。保護構造２０４ｂによって保護される酸化
膜２０５ａを介して前記ホウ素イオンが注入されること
から、生のシリコンへのホウ素の注入に関連するチャネ
リング・テイル効果は、チャネリングが酸化膜内で生じ
ないことから防止される。この結果、高性能のバイポー
ラトランジスタに必要な非常に狭いベース幅が達成され
る。更に、ゲート酸化膜２０５ａは、前記シリコン表面
に於けるトラップ部分及びタングリングボンドの形成を
排除することによって前記ベース活性領域の表面を不活
性化する機能を有する。このパッシベーション効果によ
ってバイポーラトランジスタの信頼性が向上する。
域の上のゲート酸化膜２０５ａ内にｐ型イオンを注入す
る。ホウ素のような注入イオンは、ゲート酸化膜２０５
ａの下のシリコンを貫通して、バイポーラ領域２００内
にバイポーラトランジスタのベース２１５を形成する
（図１６）。保護構造２０４ｂによって保護される酸化
膜２０５ａを介して前記ホウ素イオンが注入されること
から、生のシリコンへのホウ素の注入に関連するチャネ
リング・テイル効果は、チャネリングが酸化膜内で生じ
ないことから防止される。この結果、高性能のバイポー
ラトランジスタに必要な非常に狭いベース幅が達成され
る。更に、ゲート酸化膜２０５ａは、前記シリコン表面
に於けるトラップ部分及びタングリングボンドの形成を
排除することによって前記ベース活性領域の表面を不活
性化する機能を有する。このパッシベーション効果によ
ってバイポーラトランジスタの信頼性が向上する。
【００３５】酸素プラズマ及び硫酸塩のような適当な試
薬をそれぞれ用いて灰化工程及びレジスト剥離工程によ
ってフォトレジスト層２１４を除去した後に、フォトレ
ジスト層２１７を設け、かつバイポーラトランジスタの
ベース・コンタクト領域２１６ａ、２１６ｂ（図１７）
及びＰＭＯＳトランジスタ（図示せず）のソース及びド
レイン領域にイオン注入を行なうための開口を形成する
ようにパターンニングする。ＰＭＯＳトランジスタのソ
ース領域及びドレイン領域を形成するのに適したイオン
種の１つに２フッ化ホウ素（ＢＦ2）があり、その場合
にドーズ量は４５ＫｅＶに於て３．０×１０15である。
薬をそれぞれ用いて灰化工程及びレジスト剥離工程によ
ってフォトレジスト層２１４を除去した後に、フォトレ
ジスト層２１７を設け、かつバイポーラトランジスタの
ベース・コンタクト領域２１６ａ、２１６ｂ（図１７）
及びＰＭＯＳトランジスタ（図示せず）のソース及びド
レイン領域にイオン注入を行なうための開口を形成する
ようにパターンニングする。ＰＭＯＳトランジスタのソ
ース領域及びドレイン領域を形成するのに適したイオン
種の１つに２フッ化ホウ素（ＢＦ2）があり、その場合
にドーズ量は４５ＫｅＶに於て３．０×１０15である。
【００３６】フォトレジスト層２１７を剥離させた後
に、米国カリフォルニア州サンノゼのアニコン・インコ
ーポレイテッドから市販されているＣＶＤ反応器のよう
な低温酸化膜を形成する適当な方法によって、膜厚２０
００オングストロームの低温酸化膜（ＬＴＯ）２２４を
被着させる。次に、この低温酸化膜２２４をパターニン
グし、かつ更に選択的にエッチングして、第２ポリシリ
コン層（「Ｐｏｌｙ ＩＩ」）のためのコンタクト領域
を形成する。このようなコンタクト領域にはエミッタ・
コンタクト領域２１７ａが含まれる。
に、米国カリフォルニア州サンノゼのアニコン・インコ
ーポレイテッドから市販されているＣＶＤ反応器のよう
な低温酸化膜を形成する適当な方法によって、膜厚２０
００オングストロームの低温酸化膜（ＬＴＯ）２２４を
被着させる。次に、この低温酸化膜２２４をパターニン
グし、かつ更に選択的にエッチングして、第２ポリシリ
コン層（「Ｐｏｌｙ ＩＩ」）のためのコンタクト領域
を形成する。このようなコンタクト領域にはエミッタ・
コンタクト領域２１７ａが含まれる。
【００３７】パターニングされた第２のポリサイドまた
はポリシリコン層２１８によってバイポーラトランジス
タのエミッタが得られる（図１８）。このエミッタは、
前記ポリシリコン内の砒素のようなｎ型ドーパントが下
側のシリコン表面内に拡散する際に形成される。次に前
記ウエハ表面にホウ素−リン−硅酸塩ガラス（ＢＰＳ
Ｇ）の層２２０を設け、パターニングしかつ選択的にエ
ッチングして、回路素子を金属間絶縁層２２１によって
絶縁された１個または２個以上の金属層２１９によって
接続できるようにする。この絶縁層２２１は、上述した
アニコン・インコーポレイテッドから市販されているＡ
ＣＶＤ反応器のような適当な装置によって被着された膜
厚約１５５００オングストロームの低温酸化膜（ＬＴ
Ｏ）から形成される。
はポリシリコン層２１８によってバイポーラトランジス
タのエミッタが得られる（図１８）。このエミッタは、
前記ポリシリコン内の砒素のようなｎ型ドーパントが下
側のシリコン表面内に拡散する際に形成される。次に前
記ウエハ表面にホウ素−リン−硅酸塩ガラス（ＢＰＳ
Ｇ）の層２２０を設け、パターニングしかつ選択的にエ
ッチングして、回路素子を金属間絶縁層２２１によって
絶縁された１個または２個以上の金属層２１９によって
接続できるようにする。この絶縁層２２１は、上述した
アニコン・インコーポレイテッドから市販されているＡ
ＣＶＤ反応器のような適当な装置によって被着された膜
厚約１５５００オングストロームの低温酸化膜（ＬＴ
Ｏ）から形成される。
【００３８】この絶縁層面の平坦化は、フィールド領域
に膜厚１７５００オングストロームの酸化膜が残るまで
ＬＴＯ膜２２１をエッチングすることによって達成され
る。このエッチバック工程の後に、米国カリフォルニア
州サンノゼのノベルス・システムズ・インコーポレイテ
ッド（Novellus Systems Inc.）から市販されているよ
うなＣｏｎｃｅｐｔ Ｏｎｅ（登録商標）反応装置のよ
うな適当な装置を用いて膜厚約８０００オングストロー
ムのドープされていないプラズマ酸化物の薄膜が形成さ
れる。バイア（ｖｉａ）及び第２金属層の双方を適当に
パターニングして、当業者に良く知られているような特
別の配線を設けることができる。
に膜厚１７５００オングストロームの酸化膜が残るまで
ＬＴＯ膜２２１をエッチングすることによって達成され
る。このエッチバック工程の後に、米国カリフォルニア
州サンノゼのノベルス・システムズ・インコーポレイテ
ッド（Novellus Systems Inc.）から市販されているよ
うなＣｏｎｃｅｐｔ Ｏｎｅ（登録商標）反応装置のよ
うな適当な装置を用いて膜厚約８０００オングストロー
ムのドープされていないプラズマ酸化物の薄膜が形成さ
れる。バイア（ｖｉａ）及び第２金属層の双方を適当に
パターニングして、当業者に良く知られているような特
別の配線を設けることができる。
【００３９】次に、全表面がパッシベーション層２２２
によって不活性化される。パッシベーション層２２２
は、後に同様の膜厚の窒化物を被着させる膜厚約６００
０オングストロームのポリシリコンガラス薄膜のような
適当なパッシベーション層とすることができる。両薄膜
は、上述したノベルス社の反応器によって、絶縁層２２
１に於けるプラズマ酸化膜の被着と共に形成することが
できる。完成した半導体構造が図１８に示されている。
によって不活性化される。パッシベーション層２２２
は、後に同様の膜厚の窒化物を被着させる膜厚約６００
０オングストロームのポリシリコンガラス薄膜のような
適当なパッシベーション層とすることができる。両薄膜
は、上述したノベルス社の反応器によって、絶縁層２２
１に於けるプラズマ酸化膜の被着と共に形成することが
できる。完成した半導体構造が図１８に示されている。
【００４０】以上、特別のフォトマスキング工程を必要
とすることなくＢｉＣＭＯＳ技術に於て最小のベース再
結合電流を有する高度な製造可能なバイポーラトランジ
スタを得るための方法について説明した。しかしなが
ら、保護構造２０４ｂについて上述したゲート材料以外
の別の薄膜を保護構造として用いることもできる。
とすることなくＢｉＣＭＯＳ技術に於て最小のベース再
結合電流を有する高度な製造可能なバイポーラトランジ
スタを得るための方法について説明した。しかしなが
ら、保護構造２０４ｂについて上述したゲート材料以外
の別の薄膜を保護構造として用いることもできる。
【００４１】図１９乃至図２３は、本発明の第２実施例
を示している。図１９は、それぞれバイポーラトランジ
スタ及びＮＭＯＳトランジスタの形成を目的とする領域
３００及び３０１を有する半導体構造の断面を示してい
る。図１９に示されるように、領域３０２は、適当な方
法によって形成されたＮウェル３１０の下に同じく適当
な方法で形成されたｎ型埋込み層３０８が設けられてい
る。領域３０１には、適当な方法によって形成されたｐ
型埋込み層３０７が、同じく適当な方法で形成されたＰ
ウェル３０６の下に設けられている。
を示している。図１９は、それぞれバイポーラトランジ
スタ及びＮＭＯＳトランジスタの形成を目的とする領域
３００及び３０１を有する半導体構造の断面を示してい
る。図１９に示されるように、領域３０２は、適当な方
法によって形成されたＮウェル３１０の下に同じく適当
な方法で形成されたｎ型埋込み層３０８が設けられてい
る。領域３０１には、適当な方法によって形成されたｐ
型埋込み層３０７が、同じく適当な方法で形成されたＰ
ウェル３０６の下に設けられている。
【００４２】熱成長させた膜厚３８０オングストローム
のパッド酸化膜３０５ａを領域３００及び３０１の表面
上に設ける。窒化物の膜３０３を、ジクロロシラン及び
アンモニアの３対１の混合ガス内で８００℃で１時間に
亘ってＬＰＣＶＤ技術を用いて約１７００オングストロ
ームの膜厚にまで形成し、かつ選択的にパターニングす
る。
のパッド酸化膜３０５ａを領域３００及び３０１の表面
上に設ける。窒化物の膜３０３を、ジクロロシラン及び
アンモニアの３対１の混合ガス内で８００℃で１時間に
亘ってＬＰＣＶＤ技術を用いて約１７００オングストロ
ームの膜厚にまで形成し、かつ選択的にパターニングす
る。
【００４３】この窒化膜３０３は本実施例に於て２つの
目的を有する。第１に、次に形成されるべきフィールド
酸化膜の酸化マスクとして機能する。第２に、バイポー
ラ領域３００に於ける窒化膜３０３が、図９乃至が１５
の保護構造３０４ｂが達成する目的と同様の目的を有す
る保護構造をバイポーラ活性領域３００の上に形成す
る。
目的を有する。第１に、次に形成されるべきフィールド
酸化膜の酸化マスクとして機能する。第２に、バイポー
ラ領域３００に於ける窒化膜３０３が、図９乃至が１５
の保護構造３０４ｂが達成する目的と同様の目的を有す
る保護構造をバイポーラ活性領域３００の上に形成す
る。
【００４４】９５０℃で水蒸気の雰囲気内で６時間に亘
って標準的なシリコンの局部酸化（ＬＯＣＯＳ）を行う
ことによって、膜厚６０００オングストロームのフィー
ルド酸化膜３０５ｂが得られる。窒化膜３０３によって
前記シリコン表面の多くの部分が酸化から保護されるに
も拘らず、図１９に膜３０３ａとして示される酸化物の
薄膜が形成される。図１９は、前記ＬＯＣＯＳ工程の完
了後に於ける半導体構造を示している。
って標準的なシリコンの局部酸化（ＬＯＣＯＳ）を行う
ことによって、膜厚６０００オングストロームのフィー
ルド酸化膜３０５ｂが得られる。窒化膜３０３によって
前記シリコン表面の多くの部分が酸化から保護されるに
も拘らず、図１９に膜３０３ａとして示される酸化物の
薄膜が形成される。図１９は、前記ＬＯＣＯＳ工程の完
了後に於ける半導体構造を示している。
【００４５】フォトレジスト層３０３を付着させ、かつ
次の酸化膜ウェット・エッチング及び窒化膜ウェット・
エッチングの工程に於てバイポーラ領域３００の前記ベ
ース領域の上の薄い酸化膜３０３ａ、窒化シリコン膜３
０３及びパッド酸化膜３０５ａを保護するように適当に
パターニングする（図２０）。
次の酸化膜ウェット・エッチング及び窒化膜ウェット・
エッチングの工程に於てバイポーラ領域３００の前記ベ
ース領域の上の薄い酸化膜３０３ａ、窒化シリコン膜３
０３及びパッド酸化膜３０５ａを保護するように適当に
パターニングする（図２０）。
【００４６】バイポーラ領域３００のみを保護し、かつ
ＮＭＯＳトランジスタ３０１及び図示されないＰＭＯＳ
トランジスタを露出させるようにパターニングし、それ
によって領域３００内の窒化膜３０３の一部分を、上述
した酸化膜スペーサの形成の際に次のオーバエッチング
の後まで残すことができるようになっている。
ＮＭＯＳトランジスタ３０１及び図示されないＰＭＯＳ
トランジスタを露出させるようにパターニングし、それ
によって領域３００内の窒化膜３０３の一部分を、上述
した酸化膜スペーサの形成の際に次のオーバエッチング
の後まで残すことができるようになっている。
【００４７】前記酸化膜ウェット・エッチングの目的
は、窒化膜３０３の上にある薄い酸化膜３０３ａを除去
することである。この酸化膜ウェット・エッチングは、
フッ化水素ＨＦとフッ化アンモニウムとの７：１緩衝酸
化膜エッチングであって３０℃で約２５秒間行われ、そ
れによってＮＭＯＳ領域３０１のような電界効果トラン
ジスタ領域内の窒化膜３０３を露出させるようにする。
窒化膜ウェット・エッチングは、１７０℃の高温リン酸
塩内で７５分間に亘って行われる。このウェット・エッ
チングは、別の緩衝化酸化膜エッチングを１０秒間行う
清浄化工程によって半導体表面の不純物または凸凹を取
り除くことによって完了する。
は、窒化膜３０３の上にある薄い酸化膜３０３ａを除去
することである。この酸化膜ウェット・エッチングは、
フッ化水素ＨＦとフッ化アンモニウムとの７：１緩衝酸
化膜エッチングであって３０℃で約２５秒間行われ、そ
れによってＮＭＯＳ領域３０１のような電界効果トラン
ジスタ領域内の窒化膜３０３を露出させるようにする。
窒化膜ウェット・エッチングは、１７０℃の高温リン酸
塩内で７５分間に亘って行われる。このウェット・エッ
チングは、別の緩衝化酸化膜エッチングを１０秒間行う
清浄化工程によって半導体表面の不純物または凸凹を取
り除くことによって完了する。
【００４８】図２０は、酸化膜及び窒化膜ウェット・エ
ッチング工程の後に於ける半導体構造を示している。
ッチング工程の後に於ける半導体構造を示している。
【００４９】この酸化膜及び窒化膜ウェット・エッチン
グ工程の後に、フォトレジスト層３０３ｂを剥離させ
る。犠牲的酸化工程を行って、窒化膜エッチングによっ
て露出された前記シリコン表面の上に膜厚約２６０オン
グストロームの酸化膜を成長させる。次に、この酸化膜
をフッ化水素ＨＦとフッ化アンモニウムとの７：１（容
積比）緩衝酸化膜エッチングによって除去する。この犠
牲的酸化及び除去は、ＮＭＯＳ領域３０１のような電界
効果トランジスタ領域から窒化膜の除去が完全に行われ
ることを保証するためのものである。この犠牲的酸化及
び除去によって「コオイ（Kooi）効果」即ち「ホワイト
リボン」現象が防止される。
グ工程の後に、フォトレジスト層３０３ｂを剥離させ
る。犠牲的酸化工程を行って、窒化膜エッチングによっ
て露出された前記シリコン表面の上に膜厚約２６０オン
グストロームの酸化膜を成長させる。次に、この酸化膜
をフッ化水素ＨＦとフッ化アンモニウムとの７：１（容
積比）緩衝酸化膜エッチングによって除去する。この犠
牲的酸化及び除去は、ＮＭＯＳ領域３０１のような電界
効果トランジスタ領域から窒化膜の除去が完全に行われ
ることを保証するためのものである。この犠牲的酸化及
び除去によって「コオイ（Kooi）効果」即ち「ホワイト
リボン」現象が防止される。
【００５０】前記犠牲的酸化工程が完了した後に、前記
半導体表面を、図２１の領域３０９として示されるコレ
クタ・プラグ領域の深いＮ＋イオン注入のために適当に
パターニングする。この深いＮ＋イオン注入には、イオ
ン種としてリンを１００ＫｅＶでドーズ量５．０×１０
15で使用する。
半導体表面を、図２１の領域３０９として示されるコレ
クタ・プラグ領域の深いＮ＋イオン注入のために適当に
パターニングする。この深いＮ＋イオン注入には、イオ
ン種としてリンを１００ＫｅＶでドーズ量５．０×１０
15で使用する。
【００５１】コレクタ・イオン注入マスク除去工程の後
に、図２１のゲート酸化膜３０５ｃを乾燥した酸素雰囲
気内で９５０℃の温度で約５０分間に亘って膜厚２４５
オングストロームまで成長させる。（前記犠牲的酸化
膜、コレクタ・プラグイオン注入、及びゲート酸化膜の
各工程については、ピー・トン（P. Tong）他による「A
Production Proven High Performance 1.0 μm Double
-level Polysilicon BiC MOS Technology」、Semiconductor Technical Journa
l、１９９０年６月、第１０６〜１１２頁に記載されて
いる。）
に、図２１のゲート酸化膜３０５ｃを乾燥した酸素雰囲
気内で９５０℃の温度で約５０分間に亘って膜厚２４５
オングストロームまで成長させる。（前記犠牲的酸化
膜、コレクタ・プラグイオン注入、及びゲート酸化膜の
各工程については、ピー・トン（P. Tong）他による「A
Production Proven High Performance 1.0 μm Double
-level Polysilicon BiC MOS Technology」、Semiconductor Technical Journa
l、１９９０年６月、第１０６〜１１２頁に記載されて
いる。）
【００５２】米国カリフォルニア州のテルムコ・コーポ
レイションから市販されているＬＰＣＶＤ管のような適
当な成膜装置を６１５℃の成膜温度で用いて最初に膜厚
５００オングストロームのポリシリコンからなる中間膜
３０３ｄを付着させることによってポリサイド層３０４
を形成する。この中間ポリシリコン層を介して、４５Ｋ
ｅＶで８．５×１０11のドーズ量でホウ素イオンのＶＴ
（閾値電圧）イオン注入を行う。このＶＴイオン注入に
よって、前記ＮＭＯＳ及びＰＭＯＳ電界効果トランジス
タ双方の閾値電圧を調整する。（図２１）
レイションから市販されているＬＰＣＶＤ管のような適
当な成膜装置を６１５℃の成膜温度で用いて最初に膜厚
５００オングストロームのポリシリコンからなる中間膜
３０３ｄを付着させることによってポリサイド層３０４
を形成する。この中間ポリシリコン層を介して、４５Ｋ
ｅＶで８．５×１０11のドーズ量でホウ素イオンのＶＴ
（閾値電圧）イオン注入を行う。このＶＴイオン注入に
よって、前記ＮＭＯＳ及びＰＭＯＳ電界効果トランジス
タ双方の閾値電圧を調整する。（図２１）
【００５３】上述した第１実施例では、前記ＶＴイオン
注入を図９のポリサイド層２０４の成膜前に行うことに
よって、前記ＶＴイオン注入が前記ＭＯＳ及びＰＭＯＳ
活性領域だけでなく、前記バイポーラベース活性領域に
ついても同様に進行する。対照的に、前記第２実施例の
窒化膜構造３０３は、前記ＶＴイオン注入の際にイオン
種から前記ベース活性領域を保護する。
注入を図９のポリサイド層２０４の成膜前に行うことに
よって、前記ＶＴイオン注入が前記ＭＯＳ及びＰＭＯＳ
活性領域だけでなく、前記バイポーラベース活性領域に
ついても同様に進行する。対照的に、前記第２実施例の
窒化膜構造３０３は、前記ＶＴイオン注入の際にイオン
種から前記ベース活性領域を保護する。
【００５４】次に、米国カリフォルニア州のテルムコ・
コーポレイションから市販されているＬＰＣＶＤ管のよ
うな適当な成膜装置を使用し、６１５℃の成膜温度で別
の膜厚２５００オングストロームのポリシリコン薄膜を
形成する。このポリシリコン薄膜は、同じくテルムコ・
コーポレイションから市販されているＰＯＣｌ3管のよ
うな適当な装置を用いて２４Ω／平方にドーピングす
る。艶消し及び硫酸塩清浄工程の後に、米国カリフォル
ニア州マウンテンビュウのジーナス・コーポレイション
から市販されているモデル＃８４０２ ＣＶＤ反応器の
ような適当な装置を用いて、膜厚約２０００オングスト
ロームのケイ化タングステンの薄膜を形成する。リンで
ドーピングしたポリシリコン及びケイ化タングステンの
組み合わせを本明細書ではポリサイド層３０４と称す
る。
コーポレイションから市販されているＬＰＣＶＤ管のよ
うな適当な成膜装置を使用し、６１５℃の成膜温度で別
の膜厚２５００オングストロームのポリシリコン薄膜を
形成する。このポリシリコン薄膜は、同じくテルムコ・
コーポレイションから市販されているＰＯＣｌ3管のよ
うな適当な装置を用いて２４Ω／平方にドーピングす
る。艶消し及び硫酸塩清浄工程の後に、米国カリフォル
ニア州マウンテンビュウのジーナス・コーポレイション
から市販されているモデル＃８４０２ ＣＶＤ反応器の
ような適当な装置を用いて、膜厚約２０００オングスト
ロームのケイ化タングステンの薄膜を形成する。リンで
ドーピングしたポリシリコン及びケイ化タングステンの
組み合わせを本明細書ではポリサイド層３０４と称す
る。
【００５５】次に、フォトレジスト３０３ｃを付着させ
かつ前記電界効果トランジスタのゲート領域を画定する
ように成長させる。図２２は、フォトレジスト３０３ｃ
を付着させかつ成長させた後の半導体構造の断面であ
る。
かつ前記電界効果トランジスタのゲート領域を画定する
ように成長させる。図２２は、フォトレジスト３０３ｃ
を付着させかつ成長させた後の半導体構造の断面であ
る。
【００５６】次のステップは、図９乃至図１８に示した
本発明の第１実施例に関して記述したポリサイドのエッ
チングである。ＬＴＯの成膜及びその後のスペーサ・エ
ッチングの後に酸化膜スペーサ３１１ａ、３１１ｂを形
成する。このスペーサ３１１ａ、３１１ｂの成膜工程
は、図９乃至図１８に示される本発明の第１実施例の酸
化膜スペーサ２１１ａ、２１１ｂに関して記述したもの
と同じである。窒化物の保護構造３０３によって、バイ
ポーラ領域３００のベース活性領域の表面はオーバエッ
チングによる損傷から保護されている。従って、第１実
施例に関連して上述した保護構造２０４ｂの利点が、こ
の第２実施例の保護構造３０３によっても実現されてい
る。
本発明の第１実施例に関して記述したポリサイドのエッ
チングである。ＬＴＯの成膜及びその後のスペーサ・エ
ッチングの後に酸化膜スペーサ３１１ａ、３１１ｂを形
成する。このスペーサ３１１ａ、３１１ｂの成膜工程
は、図９乃至図１８に示される本発明の第１実施例の酸
化膜スペーサ２１１ａ、２１１ｂに関して記述したもの
と同じである。窒化物の保護構造３０３によって、バイ
ポーラ領域３００のベース活性領域の表面はオーバエッ
チングによる損傷から保護されている。従って、第１実
施例に関連して上述した保護構造２０４ｂの利点が、こ
の第２実施例の保護構造３０３によっても実現されてい
る。
【００５７】コレクタ・コンタクト３１２ｃ、ＮＭＯＳ
領域３０１のソース領域３１２ａ及びドレイン領域３１
２ｂの形成に関連する本第２実施例の次のステップは、
第１実施例の対応する構造を形成する前記工程と同じで
ある。
領域３０１のソース領域３１２ａ及びドレイン領域３１
２ｂの形成に関連する本第２実施例の次のステップは、
第１実施例の対応する構造を形成する前記工程と同じで
ある。
【００５８】前記エッチング工程によってポリサイド層
３０４から分離された構造が、保護構造３０３の側壁に
ゲート３０４ａ及びポリサイド・スペーサ３０４ｂ、３
０４ｃを形成する（図２３）。
３０４から分離された構造が、保護構造３０３の側壁に
ゲート３０４ａ及びポリサイド・スペーサ３０４ｂ、３
０４ｃを形成する（図２３）。
【００５９】次に、フォトレジスト層３１４を被着させ
かつパターニングして、バイポーラ領域３００の活性領
域内にイオン注入のための開口を形成する（図２３）。
米国カリフォルニア州フリモントのエルエーエム・リサ
ーチ・コーポレイションから市販されているモデル４９
０のような適当なプラズマ・エッチング装置を使用する
ポリサイド・エッチングによって、保護構造３０３の側
壁からポリサイド・スペーサ３０４ｂ、３０４ｃを除去
し、かつその後に、同じくエルエーエム・リサーチ・コ
ーポレイションから市販されているＬＡＭ ４９０−２
のような適当なプラズマ・エッチング装置を用いて短い
ウェット酸化膜浸漬に続けて窒化膜プラズマ・エッチン
グを行うことによって保護構造３０３を除去する。
かつパターニングして、バイポーラ領域３００の活性領
域内にイオン注入のための開口を形成する（図２３）。
米国カリフォルニア州フリモントのエルエーエム・リサ
ーチ・コーポレイションから市販されているモデル４９
０のような適当なプラズマ・エッチング装置を使用する
ポリサイド・エッチングによって、保護構造３０３の側
壁からポリサイド・スペーサ３０４ｂ、３０４ｃを除去
し、かつその後に、同じくエルエーエム・リサーチ・コ
ーポレイションから市販されているＬＡＭ ４９０−２
のような適当なプラズマ・エッチング装置を用いて短い
ウェット酸化膜浸漬に続けて窒化膜プラズマ・エッチン
グを行うことによって保護構造３０３を除去する。
【００６０】バイポーラ領域３００の活性領域の上のパ
ッド酸化膜３０５ａ内にｐ型イオン注入を行う。注入さ
れたホウ素はパッド酸化膜３０５ａの下のシリコン内に
浸透して、バイポーラ領域３００内にバイポーラトラン
ジスタのベースを形成する（図示せず）。この時点以降
の後に続く全工程は、第１実施例について上述したベー
スのイオン注入に続く工程と同じである。
ッド酸化膜３０５ａ内にｐ型イオン注入を行う。注入さ
れたホウ素はパッド酸化膜３０５ａの下のシリコン内に
浸透して、バイポーラ領域３００内にバイポーラトラン
ジスタのベースを形成する（図示せず）。この時点以降
の後に続く全工程は、第１実施例について上述したベー
スのイオン注入に続く工程と同じである。
【００６１】以上本発明について特定の実施例を用いて
説明したが、本発明はその技術的範囲内に於て様々な変
形・変更を加えて実施することができる。例えば、本発
明は上述した特定のＢｉＣＭＯＳプロセスに限定される
ものではなく、また上述した特定のプロセス・パラメー
タの範囲及び材料に限定されるものではなく、当業者に
とって周知のように所望の集積回路デバイスの特性に従
ってパラメータ値及び材料を選択することができる。更
に、本発明はバイポーラＮＭＯＳプロセスのような電界
効果トランジスタ及びバイポーラトランジスタの形成に
関連するプロセスに広く適用することができる。従っ
て、本発明は、その技術的範囲内に於て上述した実施例
に様々な変形・変更を加えることができる。
説明したが、本発明はその技術的範囲内に於て様々な変
形・変更を加えて実施することができる。例えば、本発
明は上述した特定のＢｉＣＭＯＳプロセスに限定される
ものではなく、また上述した特定のプロセス・パラメー
タの範囲及び材料に限定されるものではなく、当業者に
とって周知のように所望の集積回路デバイスの特性に従
ってパラメータ値及び材料を選択することができる。更
に、本発明はバイポーラＮＭＯＳプロセスのような電界
効果トランジスタ及びバイポーラトランジスタの形成に
関連するプロセスに広く適用することができる。従っ
て、本発明は、その技術的範囲内に於て上述した実施例
に様々な変形・変更を加えることができる。
【図１】従来のＢｉＣＭＯＳ集積回路の製造方法によっ
て製造される半導体構造の初期段階を示す断面図であ
る。
て製造される半導体構造の初期段階を示す断面図であ
る。
【図２】図１の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図３】図２の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図４】図３の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図５】図４の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図６】図５の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図７】図６の後の段階に於ける半導体構造を示す断面
図である。
図である。
【図８】完成した半導体構造を示す断面図である。
【図９】本発明による第１実施例の方法の初期段階に於
ける半導体構造を示す断面図である。
ける半導体構造を示す断面図である。
【図１０】図９の後の段階に於ける半導体構造を示す断
面図である。
面図である。
【図１１】図１０の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１２】図１１の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１３】図１２の後の段階の半導体構造を示す断面図
である。
である。
【図１４】図１３の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１５】図１４の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１６】図１５の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１７】図１６の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図１８】本発明による第１実施例の完成した半導体構
造を示す断面図である。
造を示す断面図である。
【図１９】本発明による第２実施例の方法の初期段階に
於ける半導体構造を示す断面図である。
於ける半導体構造を示す断面図である。
【図２０】図１９の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図２１】図２０の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図２２】図２１の後の段階に於ける半導体構造を示す
断面図である。
断面図である。
【図２３】第２実施例に於てフォトレジスト層３１４を
形成しかつパターニングする工程に於ける半導体構造を
示す断面図である。
形成しかつパターニングする工程に於ける半導体構造を
示す断面図である。
１００、１０１ 領域 １０３ フォトレジスト層 １０４ ポリサイド層 １０５ａ ゲート酸化膜 １０５ｂ フィールド酸化膜 １０６ Ｐウェル １０７ ｐ型埋込み層 １０８ ｎ型埋込み層 １０９ コレクタ・プラグ領域 １１０ Ｎウェル １１１ 低温酸化膜 １１１ａ、１１１ｂ 酸化膜スペーサ １１２ フォトレジスト層 １１３ ベース １１４ フォトレジスト層 １１４ａ ソース領域 １１４ｂ ドレイン領域 １１５ フォトレジスト層 １１６ａ、１１６ｂ ベース・コンタクト領域 １１７ａ エミッタ・コンタクト １１７ｂ ブランケット層 １１８ 金属層 １１９ ＢＰＳＧ層 ２００ バイポーラ領域 ２０１ ＮＭＯＳ領域 ２０３ フォトレジスト層、ポリサイド・マスク ２０４ ポリサイド層 ２０５ａ ゲート酸化膜 ２０５ｂ フィールド酸化膜 ２０６ Ｐウェル ２０７ ｐ型埋込み層 ２０８ ｎ型埋込み層 ２０９ コレクタ・プラグ領域 ２１０ Ｎウェル ２１１ 低温酸化膜 ２１１ａ〜２１１ｄ 酸化膜スペーサ ２１２ａ ソース領域 ２１２ｂ ドレイン領域 ２１２ｃ コレクタ・コンタクト ２１３、２１４ フォトレジスト層 ２１５ ベース ２１６ａ、２１６ｂ ベース・コンタクト領域 ２１７ フォトレジスト層 ２１７ａ エミッタ・コンタクト領域 ２１８ 第２ポリシリコン層 ２１９ 金属層 ２２０ ＢＰＳＧ層 ２２１ 絶縁層、ＬＴＯ層 ２２２ パッシベーション層 ３００ バイポーラ領域 ３０１ ＮＭＯＳ領域 ３０３ 窒化膜 ３０３ａ 酸化膜 ３０３ｂ フォトレジスト層 ３０５ａ パッド酸化膜 ３０５ｂ フィールド酸化膜 ３０６ Ｐウェル ３０７ ｐ型埋込み層 ３０８ ｎ型埋込み層 ３０９ コレクタ・プラグ領域 ３１０ Ｎウェル ３１１ａ、３１１ｂ スペーサ ３１２ａ ソース領域 ３１２ｂ ドレイン領域 ３１４ フォトレジスト層
Claims (27)
- 【請求項１】 電界効果トランジスタ構造及びバイポ
ーラトランジスタ構造をそれぞれの活性領域に形成する
方法であって、前記電界効果トランジスタ活性領域及び
バイポーラトランジスタ活性領域の上にゲート酸化膜を
形成し、前記ゲート酸化膜の上に導電層を形成する過程
と、前記導電層から前記電界効果トランジスタ活性領域
の第１領域の上にゲートを形成し、かつ前記バイポーラ
トランジスタ活性領域の上に保護構造を形成する過程
と、前記電界効果トランジスタ活性領域の前記第１領域
近傍に、前記保護構造を前記バイポーラトランジスタ活
性領域の上に残した状態でソース及びドレイン領域をイ
オン注入する過程とからなることを特徴とする電界効果
トランジスタ構造及びバイポーラトランジスタ構造の形
成方法。 - 【請求項２】 前記ゲートが、ゲート酸化膜の上に形
成された導電層からなることを特徴とする請求項１に記
載の方法。 - 【請求項３】 前記導電層がポリシリサイド薄膜から
なることを特徴とする請求項２に記載の方法。 - 【請求項４】 前記導電層がドープド・ポリシリコン
薄膜からなることを特徴とする請求項２記載の方法。 - 【請求項５】 前記イオン注入過程の後に、前記保護
構造を除去する過程と、前記バイポーラトランジスタ活
性領域内にベースコレクタ及びエミッタベース接合を形
成する過程とを更に含むことを特徴とする請求項１に記
載の方法。 - 【請求項６】 前記ゲート及び保護構造形成過程が単
一のマスキング過程であることを特徴とする請求項１に
記載の方法。 - 【請求項７】 電界効果トランジスタ及びバイポーラ
トランジスタ双方を有する集積回路の製造方法であっ
て、半導体基板に電界効果トランジスタ活性領域とバイ
ポーラトランジスタ活性領域とを形成する過程と、前記
半導体基板にコレクタ・コンタクト領域を形成する過程
と、前記電界効果トランジスタ活性領域及び前記バイポ
ーラトランジスタ活性領域の上にゲート酸化膜を形成す
る過程と、前記ゲート酸化膜の上に導電薄膜を形成する
過程と、前記電界効果トランジスタ活性領域のチャネル
領域の上に前記導電薄膜のゲート部分を、前記全バイポ
ーラトランジスタ活性領域の上に前記導電薄膜の保護部
分をそれぞれ残して、前記電界効果トランジスタのソー
ス及びドレイン領域の上から、及び前記コレクタ・コン
タクト領域の上から前記導電薄膜の部分を除去する過程
と、前記ソース領域、ドレイン領域およびコレクタ・コ
ンタクト領域内にドーパントを打込む過程と、前記導電
薄膜の前記保護部分を除去する過程とからなることを特
徴とする集積回路の製造方法。 - 【請求項８】 前記導電薄膜の部分除去過程と前記ド
ーパント打込み過程との間に、前記電界効果トランジス
タ及びバイポーラトランジスタの前記活性領域を有する
前記基板の面に酸化膜を形成する過程と、前記酸化膜を
エッチングして、前記導電薄膜の前記ゲート部分及び前
記導電薄膜の前記保護部分の上に酸化膜スペーサを残す
過程とを更に含むことを特徴とする請求項７に記載の方
法。 - 【請求項９】 前記電界効果トランジスタがＮＭＯＳ
トランジスタであり、前記バイポーラトランジスタがＮ
ＰＮトランジスタであり、かつ前記ドーパントがＮ型ド
ーパントであることを特徴とする請求項７に記載の方
法。 - 【請求項１０】 前記保護部分の除去過程の後に、前
記バイポーラトランジスタ活性領域にドーパントを打込
んで前記バイポーラトランジスタのベースを形成する過
程と、前記バイポーラトランジスタのエミッタを形成す
る過程とを更に含むことを特徴とする請求項７に記載の
方法。 - 【請求項１１】 前記電界効果トランジスタがＮＭＯ
Ｓトランジスタであり、かつ前記バイポーラトランジス
タがＮＰＮトランジスタであって、前記ソース・ドレイ
ン・コレクタ・コンタクト領域打込み過程がＮ型ドーパ
ントを打込む過程からなり、かつ前記ベース打込み過程
がＰ型ドーパントを打込む過程からなることを特徴とす
る請求項１０に記載の方法。 - 【請求項１２】 前記半導体構造がＰＭＯＳ電界効果
トランジスタ及びＮＭＯＳ電界効果トランジスタを有
し、前記ベース・コンタクト打込み過程が、更にＰＭＯ
Ｓトランジスタ能動領域に前記Ｐ型ドーパントを打込ん
で、前記ＰＭＯＳトランジスタのソース領域及びドレイ
ン領域を形成する過程を含むことを特徴とする請求項１
１に記載の方法。 - 【請求項１３】 バイポーラトランジスタ活性領域及
び電界効果トランジスタ活性領域がゲート絶縁層の上に
ゲート材料の層を有する中間構造に形成されており、前
記電界効果トランジスタ活性領域内にソース領域及びド
レイン領域を形成しつつ、前記バイポーラトランジスタ
活性領域を保護するための半導体デバイス製造方法であ
って、前記ゲート材料から前記電界効果トランジスタの
活性領域内のチャネル領域の上にゲートを、及び前記バ
イポーラトランジスタの活性領域の上に保護構造を形成
する過程と、前記バイポーラトランジスタの前記活性領
域の上にある前記保護構造をそのままにして、前記電界
効果トランジスタの前記活性領域にソース領域およびド
レイン領域を形成する過程とからなることを特徴とする
半導体デバイスの製造方法。 - 【請求項１４】 前記ゲート及び保護構造の形成過程
が単一のマスキング過程からなることを特徴とする請求
項１３に記載の方法。 - 【請求項１５】 前記導電層がポリシリサイド薄膜か
らなることを特徴とする請求項１３に記載の方法。 - 【請求項１６】 前記導電層がドープド・ポリシリコ
ン薄膜からなることを特徴とする請求項１３に記載の方
法。 - 【請求項１７】 前記ソース領域及びドレイン領域形
成過程が、イオン種を選択的に注入する過程からなるこ
とを特徴とする請求項１３に記載の方法。 - 【請求項１８】 電界効果トランジスタ及びバイポー
ラトランジスタをそれぞれの活性領域内に形成した半導
体構造を製造する方法であって、前記バイポーラトラン
ジスタ活性領域の上に選択的に半導体酸化膜の形成を防
止するのに適した保護構造を形成する過程と、前記保護
構造によって保護されない前記半導体構造の表面に半導
体酸化膜を形成する過程と、前記バイポーラトランジス
タのベースを形成する前に前記バイポーラトランジスタ
活性領域の表面を露出させるように前記保護構造を除去
する過程とからなることを特徴とする半導体構造の製造
方法。 - 【請求項１９】 前記保護構造が窒化ケイ素からなる
ことを特徴とする請求項１８に記載の方法。 - 【請求項２０】 前記半導体酸化膜形成過程と前記保
護構造除去過程との間に、前記電界効果トランジスタの
ゲート領域及びチャネル領域を形成する過程を更に含む
ことを特徴とする請求項１７に記載の方法。 - 【請求項２１】 前記電界効果トランジスタのゲート
領域及びチャネル領域形成過程が、前記電界効果トラン
ジスタの閾値電圧を所定の範囲内に画定するように、前
記電界効果トランジスタ内にイオン種を注入する過程を
更に含むことを特徴とする請求項２０に記載の方法。 - 【請求項２２】 前記電界効果トランジスタの前記ゲ
ート領域及びチャネル領域形成過程の間に、前記バイポ
ーラトランジスタ活性領域及び前記電界効果トランジス
タ活性領域の表面に酸化膜を形成する過程と、前記電界
効果トランジスタの前記ゲートの側に酸化膜スペーサを
残すように前記酸化膜をエッチング除去する過程とを更
に含むことを特徴とする請求項２０に記載の方法。 - 【請求項２３】 前記半導体酸化膜形成過程と前記保
護構造除去過程との間に、前記バイポーラトランジスタ
のコレクタ・プラグ領域を形成する過程を更に含むこと
を特徴とする請求項１７に記載の方法。 - 【請求項２４】 前記半導体酸化膜形成過程と前記保
護構造除去過程との間に、前記バイポーラトランジスタ
のコレクタ・コンタクト領域を形成する過程を更に含む
ことを特徴とする請求項１７に記載の方法。 - 【請求項２５】 前記半導体酸化膜形成過程と前記保
護構造除去過程との間に、前記電界効果トランジスタの
ソース及びドレイン領域を形成する過程を更に含むこと
を特徴とする請求項１７に記載の方法。 - 【請求項２６】 前記保護構造除去過程の後に、前記
バイポーラトランジスタのベースを形成するように前記
バイポーラトランジスタ活性領域内にドーパントを注入
する過程と、前記バイポーラトランジスタのエミッタを
形成する過程と更に含むことを特徴とする請求項１７に
記載の方法。 - 【請求項２７】 前記半導体構造がＰＭＯＳ電界効果
トランジスタ及びＮＭＯＳ電界効果トランジスタを有
し、前記バイポーラトランジスタがＮＰＮトランジスタ
からなり、かつ前記ベース・コンタクトのドーパント注
入過程が、前記ＰＭＯＳトランジスタドレイン領域及び
ソース領域を形成するようにＰＭＯＳトランジスタ活性
領域内にＰ型ドーパントを注入する過程からなることを
特徴とする請求項２６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61319190A | 1990-11-14 | 1990-11-14 | |
| US07/613,191 | 1990-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286154A JPH04286154A (ja) | 1992-10-12 |
| JPH073813B2 true JPH073813B2 (ja) | 1995-01-18 |
Family
ID=24456251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326331A Expired - Lifetime JPH073813B2 (ja) | 1990-11-14 | 1991-11-14 | 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5304501A (ja) |
| EP (2) | EP0768709B1 (ja) |
| JP (1) | JPH073813B2 (ja) |
| KR (1) | KR950010287B1 (ja) |
| DE (2) | DE69126596T2 (ja) |
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|---|---|---|---|---|
| US5444004A (en) * | 1994-04-13 | 1995-08-22 | Winbond Electronics Corporation | CMOS process compatible self-alignment lateral bipolar junction transistor |
| US5434096A (en) * | 1994-10-05 | 1995-07-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to prevent silicide bubble in the VLSI process |
| JPH08172139A (ja) * | 1994-12-19 | 1996-07-02 | Sony Corp | 半導体装置製造方法 |
| TW389944B (en) * | 1997-03-17 | 2000-05-11 | United Microelectronics Corp | Method for forming gate oxide layers with different thickness |
| US6251794B1 (en) * | 1999-02-18 | 2001-06-26 | Taiwan Semiconductor Manufacturing Company | Method and apparatus with heat treatment for stripping photoresist to eliminate post-strip photoresist extrusion defects |
| US6245609B1 (en) * | 1999-09-27 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High voltage transistor using P+ buried layer |
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