JP3024143B2 - 半導体装置の製法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 71
- 239000003990 capacitor Substances 0.000 claims description 54
- 238000000605 extraction Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 86
- 229910004298 SiO 2 Inorganic materials 0.000 description 39
- 230000008569 process Effects 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000002131 composite material Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- -1 and then the emitter Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製法に関し、特に、トランジス
タと他素子からなる複合デバイスを作成する場合に用い
て好適なものである。
タと他素子からなる複合デバイスを作成する場合に用い
て好適なものである。
本発明は、半導体装置の製法において、オーミックコ
ンタクト部を一度に開口し、該開口を含む全面に半導体
層を形成したのち、該半導体層の上記コンタクト部及び
分離された他素子領域にそれぞれイオン注入により不純
物を選択的に打ち分けて一度に拡散しトランジスタと他
素子とを形成することにより、トランジスタと他素子の
同時形成を可能にすると共に、工程の簡略化をも図るこ
とができるようにしたものである。
ンタクト部を一度に開口し、該開口を含む全面に半導体
層を形成したのち、該半導体層の上記コンタクト部及び
分離された他素子領域にそれぞれイオン注入により不純
物を選択的に打ち分けて一度に拡散しトランジスタと他
素子とを形成することにより、トランジスタと他素子の
同時形成を可能にすると共に、工程の簡略化をも図るこ
とができるようにしたものである。
バイポーラトランジスタの製法としては、埋込層及び
Ｎ型エピタキシャル層の形成後、素子間分離領域に囲ま
れた活性領域に第１及び第２導電型の不純物を選択的に
二重拡散してベース領域とエミッタ領域を形成するとい
う方法が一般的である。
Ｎ型エピタキシャル層の形成後、素子間分離領域に囲ま
れた活性領域に第１及び第２導電型の不純物を選択的に
二重拡散してベース領域とエミッタ領域を形成するとい
う方法が一般的である。
近年、プロセス技術の発展の過程として素子の高集積
化及び高速化が要求され、その要求に対して多結晶シリ
コンによるウォッシュトエミッタ（以後、単にポリウォ
ッシュトエミッタと記す）構造が用いられるようになっ
た。このポリウォッシュトエミッタ構造によれば、自己
整合によるエミッタ領域の形成が可能になる。これは、
エミッタ開口部の縮小化（これはセルサイズの縮小化に
つながる）、ベース拡がり抵抗Rbb′の低減化等に寄与
し、素子の高集積化及び高速化が図れる。
化及び高速化が要求され、その要求に対して多結晶シリ
コンによるウォッシュトエミッタ（以後、単にポリウォ
ッシュトエミッタと記す）構造が用いられるようになっ
た。このポリウォッシュトエミッタ構造によれば、自己
整合によるエミッタ領域の形成が可能になる。これは、
エミッタ開口部の縮小化（これはセルサイズの縮小化に
つながる）、ベース拡がり抵抗Rbb′の低減化等に寄与
し、素子の高集積化及び高速化が図れる。
具体的に第３図に基いてポリウォッシュトエミッタ構
造を有するバイポーラトランジスタの製法を説明する
と、まず第３図Ａに示すように、Ｐ型の半導体基板（3
1）にＮ型の埋込み層（32）及びＮ型のエピタキシャル
層（33）を形成したのち、Ｐ型の素子間分離領域（34）
と厚い熱酸化物層による素子間分離領域（35）を形成す
る。その後、素子間分離領域（34）及び（35）に囲まれ
た活性領域（36）に選択的にＰ型の不純物をイオン注入
してベース領域（37）を形成すると共に後記コレクタコ
ンタクト部が形成される部分にＮ型の不純物をイオン注
入して埋込み層（32）まで達するコレクタ取出し領域
（38）を形成する。その後、活性領域（36）を含む全面
にSiO2膜（39）を例えばCVD法等で形成する。
造を有するバイポーラトランジスタの製法を説明する
と、まず第３図Ａに示すように、Ｐ型の半導体基板（3
1）にＮ型の埋込み層（32）及びＮ型のエピタキシャル
層（33）を形成したのち、Ｐ型の素子間分離領域（34）
と厚い熱酸化物層による素子間分離領域（35）を形成す
る。その後、素子間分離領域（34）及び（35）に囲まれ
た活性領域（36）に選択的にＰ型の不純物をイオン注入
してベース領域（37）を形成すると共に後記コレクタコ
ンタクト部が形成される部分にＮ型の不純物をイオン注
入して埋込み層（32）まで達するコレクタ取出し領域
（38）を形成する。その後、活性領域（36）を含む全面
にSiO2膜（39）を例えばCVD法等で形成する。
次に、第３図Ｂに示すようにレジストマスク（40）を
介してSiO2膜（39）を選択エッチングして活性領域（3
6）のエミッタ領域（エミッタコンタクト部を兼ねる）
及びコレクタコンタクト部に対応する部分に窓（39e）
及び（39c）を開口する。
介してSiO2膜（39）を選択エッチングして活性領域（3
6）のエミッタ領域（エミッタコンタクト部を兼ねる）
及びコレクタコンタクト部に対応する部分に窓（39e）
及び（39c）を開口する。
次に、第３図Ｃに示すように、SiO2膜（39）上のレジ
ストマスク（40）を除去したのち、窓（39e）及び（39
c）を含むSiO2膜（39）上に多結晶シリコン層（41）を
形成する。その後、多結晶シリコン層（41）に対しＮ型
の不純物（例えばAs+）をイオン注入したのち、熱処理
を加えて多結晶シリコン層（41）からの不純物（Ｎ型）
拡散により、エミッタ領域（エミッタコンタクト部を兼
ねる）（42e）及びコレクタコンタクト部（破線で示
す）（42c）を自己整合で形成する。
ストマスク（40）を除去したのち、窓（39e）及び（39
c）を含むSiO2膜（39）上に多結晶シリコン層（41）を
形成する。その後、多結晶シリコン層（41）に対しＮ型
の不純物（例えばAs+）をイオン注入したのち、熱処理
を加えて多結晶シリコン層（41）からの不純物（Ｎ型）
拡散により、エミッタ領域（エミッタコンタクト部を兼
ねる）（42e）及びコレクタコンタクト部（破線で示
す）（42c）を自己整合で形成する。
次に、第３図Ｄに示すように、多結晶シリコン層（4
1）をパターニングする。
1）をパターニングする。
次に、第３図Ｅに示すように、多結晶シリコン層（4
1）及びSiO2膜（39）上にレジストマスク（43）を形成
したのち、該レジストマスク（43）を介してSiO2膜（3
9）を選択エッチングしてベースコンタクト部に対応す
る部分に窓（39b）を開口する。
1）及びSiO2膜（39）上にレジストマスク（43）を形成
したのち、該レジストマスク（43）を介してSiO2膜（3
9）を選択エッチングしてベースコンタクト部に対応す
る部分に窓（39b）を開口する。
次に、第３図Ｆに示すように、レジスト膜（43）を除
去したのち、全面にAl層を形成し、更に該Al層をパター
ニングすることによって、多結晶シリコン層（41）を介
してエミッタ領域（42e）に接続するエミッタ電極（44
e）と、ベース領域（37）に接続するベース電極（44b）
と、多結晶シリコン層（41）を介してコレクタコンタク
ト部（42c）に接続するコレクタ電極（44c）をそれぞれ
形成して目的のバイポーラトランジスタを得る。
去したのち、全面にAl層を形成し、更に該Al層をパター
ニングすることによって、多結晶シリコン層（41）を介
してエミッタ領域（42e）に接続するエミッタ電極（44
e）と、ベース領域（37）に接続するベース電極（44b）
と、多結晶シリコン層（41）を介してコレクタコンタク
ト部（42c）に接続するコレクタ電極（44c）をそれぞれ
形成して目的のバイポーラトランジスタを得る。
しかしながら、従来のバイポーラトランジスタの製法
によれば、エミッタ領域（42e）及びコレクタコンタク
ト部（42c）を臨む窓（39e）及び（39c）の開口とベー
ス領域（37）を臨む窓（39b）の開口とが別工程である
ため、上記窓開けのためにレジストマスクが２枚（即
ち、第３図においてはレジストマスク（40）及び（4
3））必要となり、特にトランジスタ、抵抗及び容量等
が混載された複合デバイスを形成する場合、素子形成毎
に窓開け用のレジストマスクが必要となり、窓開け工程
が複雑化する。また、イオン注入についても一般に、不
純物の導電型毎にレジストマスクが必要であるため、素
子の形成毎に上記窓開け用レジストマスクに加えて多数
のレジストマスクが必要となり、複合デバイスの製造が
非常に繁雑化しひいては困難になるという不都合があ
る。
によれば、エミッタ領域（42e）及びコレクタコンタク
ト部（42c）を臨む窓（39e）及び（39c）の開口とベー
ス領域（37）を臨む窓（39b）の開口とが別工程である
ため、上記窓開けのためにレジストマスクが２枚（即
ち、第３図においてはレジストマスク（40）及び（4
3））必要となり、特にトランジスタ、抵抗及び容量等
が混載された複合デバイスを形成する場合、素子形成毎
に窓開け用のレジストマスクが必要となり、窓開け工程
が複雑化する。また、イオン注入についても一般に、不
純物の導電型毎にレジストマスクが必要であるため、素
子の形成毎に上記窓開け用レジストマスクに加えて多数
のレジストマスクが必要となり、複合デバイスの製造が
非常に繁雑化しひいては困難になるという不都合があ
る。
また、最近では民生用リニア分野（アナログIC,アナ
ログLSI等）の高速化、高周波、高帯域化に伴い、汎用
リニアプロセスにもポリウォッシュトエミッタタイプを
応用したものが出てきている。この際、雑音や周波数特
性の改善のためにフィルター用としてMISキャパシタを
導入したいが、上記の如く素子毎に別工程で複合デバイ
スを形成しているため工程が複雑化し、更に他素子形成
の際の熱処理等の影響で容量のコントロール精度が劣化
するなどの問題があるため、その製造（ポリウォッシュ
トエミッタ構造を有するトランジスタへのMISキャパシ
タの同時形成）が困難である。
ログLSI等）の高速化、高周波、高帯域化に伴い、汎用
リニアプロセスにもポリウォッシュトエミッタタイプを
応用したものが出てきている。この際、雑音や周波数特
性の改善のためにフィルター用としてMISキャパシタを
導入したいが、上記の如く素子毎に別工程で複合デバイ
スを形成しているため工程が複雑化し、更に他素子形成
の際の熱処理等の影響で容量のコントロール精度が劣化
するなどの問題があるため、その製造（ポリウォッシュ
トエミッタ構造を有するトランジスタへのMISキャパシ
タの同時形成）が困難である。
本発明は、このような点に鑑み成されたもので、その
目的とするところは、トランジスタと他素子（別タイプ
のトランジスタ、抵抗、容量）の同時形成が容易に実現
できると共に、製造工程の簡略化をも図ることができる
半導体装置の製法を提供することにある。
目的とするところは、トランジスタと他素子（別タイプ
のトランジスタ、抵抗、容量）の同時形成が容易に実現
できると共に、製造工程の簡略化をも図ることができる
半導体装置の製法を提供することにある。
本発明の半導体装置の製法は、第１導電型の半導体基
板上に第２導電型の埋込み層及び第２導電型のエピタキ
シャル層を形成し、次に、半導体基板に素子間分離領域
を形成し、この素子間分離領域に囲まれた活性領域にベ
ース領域及びコレクタ取出し領域を形成し、次に、半導
体基板上に、コレクタ取出し領域、ベース領域及びその
後形成されるエミッタ領域に対応する部分に窓を有する
第１の絶縁膜を形成し、次に、窓を含む全面に多結晶シ
リコン層を形成し、この多結晶シリコン層に第１導電型
の不純物及び第２導電型の不純物を選択的に打ち分け、
その後、多結晶シリコン層上に第２の絶縁膜を形成し、
熱処理を行って、エミッタ領域、ベースコンタクト部及
びコレクタコンタクト部を同時形成し、次に多結晶シリ
コン層をパターニングし、抵抗本体、エミッタ領域、ベ
ースコンタクト部、及びコレクタコンタクト部に対応す
る部分に多結晶シリコン層を残し、次に抵抗本体となる
多結晶シリコン層上に該抵抗本体の両端に窓を有する第
３の絶縁膜を形成した後、エミッタ、ベース、コレクタ
及び抵抗の各電極を形成する。
板上に第２導電型の埋込み層及び第２導電型のエピタキ
シャル層を形成し、次に、半導体基板に素子間分離領域
を形成し、この素子間分離領域に囲まれた活性領域にベ
ース領域及びコレクタ取出し領域を形成し、次に、半導
体基板上に、コレクタ取出し領域、ベース領域及びその
後形成されるエミッタ領域に対応する部分に窓を有する
第１の絶縁膜を形成し、次に、窓を含む全面に多結晶シ
リコン層を形成し、この多結晶シリコン層に第１導電型
の不純物及び第２導電型の不純物を選択的に打ち分け、
その後、多結晶シリコン層上に第２の絶縁膜を形成し、
熱処理を行って、エミッタ領域、ベースコンタクト部及
びコレクタコンタクト部を同時形成し、次に多結晶シリ
コン層をパターニングし、抵抗本体、エミッタ領域、ベ
ースコンタクト部、及びコレクタコンタクト部に対応す
る部分に多結晶シリコン層を残し、次に抵抗本体となる
多結晶シリコン層上に該抵抗本体の両端に窓を有する第
３の絶縁膜を形成した後、エミッタ、ベース、コレクタ
及び抵抗の各電極を形成する。
本発明の半導体装置の製法は、第１導電型の半導体基
板上に第２導電型の埋込み層及び第２導電型のエピタキ
シャル層を形成し、次に、半導体基板に素子間分離領域
を形成し、この素子間分離領域に囲まれた活性領域にベ
ース領域及びコレクタ取出し領域を形成し、次に、半導
体基板上に、コレクタ取出し領域、ベース領域、その後
形成されるエミッタ領域及びその後形成されるMISキャ
パシタの電極取出し領域に対応する部分に窓を有する第
１の絶縁膜を形成し、次に、窓を含む全面に多結晶シリ
コン層を形成し、この多結晶シリコン層に第１導電型の
不純物及び第２導電型の不純物を選択的に打ち分け、多
結晶シリコン層をパターニングしてエミッタ領域、ベー
スコンタクト部、コレクタコンタクト部及びMISキャパ
シタの一方の電極取出し領域に対応する部分に多結晶シ
リコン層を残し、次に、多結晶シリコン層上に第２の絶
縁膜を形成した後、熱処理を行って、エミッタ領域、ベ
ースコンタクト部、コレクタコンタクト部及びMISキャ
パシタの一方の電極取出し領域を同時形成し、その後、
第１の絶縁膜にMISキャパシタの容量に関係する窓を形
成し、この窓にMISキャパシタの誘電体膜を形成し、次
にエミッタ、ベース、コレクタの各電極及びMISキャパ
シタの一方と他方の電極を形成する。
板上に第２導電型の埋込み層及び第２導電型のエピタキ
シャル層を形成し、次に、半導体基板に素子間分離領域
を形成し、この素子間分離領域に囲まれた活性領域にベ
ース領域及びコレクタ取出し領域を形成し、次に、半導
体基板上に、コレクタ取出し領域、ベース領域、その後
形成されるエミッタ領域及びその後形成されるMISキャ
パシタの電極取出し領域に対応する部分に窓を有する第
１の絶縁膜を形成し、次に、窓を含む全面に多結晶シリ
コン層を形成し、この多結晶シリコン層に第１導電型の
不純物及び第２導電型の不純物を選択的に打ち分け、多
結晶シリコン層をパターニングしてエミッタ領域、ベー
スコンタクト部、コレクタコンタクト部及びMISキャパ
シタの一方の電極取出し領域に対応する部分に多結晶シ
リコン層を残し、次に、多結晶シリコン層上に第２の絶
縁膜を形成した後、熱処理を行って、エミッタ領域、ベ
ースコンタクト部、コレクタコンタクト部及びMISキャ
パシタの一方の電極取出し領域を同時形成し、その後、
第１の絶縁膜にMISキャパシタの容量に関係する窓を形
成し、この窓にMISキャパシタの誘電体膜を形成し、次
にエミッタ、ベース、コレクタの各電極及びMISキャパ
シタの一方と他方の電極を形成する。
上述の本発明の製法によれば、コレクタ取出し領域、
ベース領域及びその後形成されるエミッタ領域、さらに
はMISキャパシタを同時形成するときは、そのキャパシ
タの一方の電極取出し領域に対応する窓を一度に開口す
るようにしたため、これら窓の形成時に必要となるレジ
ストマスクは１枚で済み、工程を簡略化することができ
ると共に、トランジスタと他素子の同時形成が可能とな
る。即ちバイポーラトランジスタと抵抗素子、又はバイ
ポーラトランジスタとMISキャパシタを同時に形成する
ことができる。
ベース領域及びその後形成されるエミッタ領域、さらに
はMISキャパシタを同時形成するときは、そのキャパシ
タの一方の電極取出し領域に対応する窓を一度に開口す
るようにしたため、これら窓の形成時に必要となるレジ
ストマスクは１枚で済み、工程を簡略化することができ
ると共に、トランジスタと他素子の同時形成が可能とな
る。即ちバイポーラトランジスタと抵抗素子、又はバイ
ポーラトランジスタとMISキャパシタを同時に形成する
ことができる。
また、イオン注入も各素子毎に行なうのではなく、MI
Sキャパシタを同時形成するときは、予めコレクタ取出
し領域、ベース領域、その後形成されるエミッタ領域、
その後形成されるMISキャパシタの一方の電極取出し領
域に対応する窓に対して行い、又、抵抗を同時形成する
ときは、予めコレクタ取出し領域、ベース領域、その後
形成されるエミッタ領域に対応する窓と、その抵抗本体
が形成された全面に対して行なうため、イオン注入回数
が従来よりも少なくて済み、それに伴って、イオン注入
におけるマスク合わせの回数も少なくなるため、イオン
注入工程が非常に簡略化される。
Sキャパシタを同時形成するときは、予めコレクタ取出
し領域、ベース領域、その後形成されるエミッタ領域、
その後形成されるMISキャパシタの一方の電極取出し領
域に対応する窓に対して行い、又、抵抗を同時形成する
ときは、予めコレクタ取出し領域、ベース領域、その後
形成されるエミッタ領域に対応する窓と、その抵抗本体
が形成された全面に対して行なうため、イオン注入回数
が従来よりも少なくて済み、それに伴って、イオン注入
におけるマスク合わせの回数も少なくなるため、イオン
注入工程が非常に簡略化される。
また、多結晶シリコン層に第１導電型及び第２導電型
の不純物を選択的に打ち分けた後、多結晶シリコン層上
に絶縁膜を形成して熱処理を行うので、不純物の飛散、
ひいては異なる不純物同士が混ざり合うことがない。
の不純物を選択的に打ち分けた後、多結晶シリコン層上
に絶縁膜を形成して熱処理を行うので、不純物の飛散、
ひいては異なる不純物同士が混ざり合うことがない。
MISキャパシタを同時形成する場合、誘電体膜をトラ
ンジスタの形成に伴う熱処理後に形成するので、その誘
電率が熱処理の影響を受けずに誘電体膜を形成すること
が可能となり、容量のコントロール精度を向上させるこ
とができる。その結果、素子の高速化、高周波、高帯域
化を実現させることができる。
ンジスタの形成に伴う熱処理後に形成するので、その誘
電率が熱処理の影響を受けずに誘電体膜を形成すること
が可能となり、容量のコントロール精度を向上させるこ
とができる。その結果、素子の高速化、高周波、高帯域
化を実現させることができる。
以下、第１図及び第２図を参照しながら本発明の実施
例を説明する。
例を説明する。
第１図は、第１実施例に係る半導体装置の製法、特に
ポリウォッシュトエミッタ構造を有するNPN型バイポー
ラトランジスタと多結晶シリコンによる抵抗を同時に形
成する方法を示す工程図である。以下、順を追ってその
工程を説明する。
ポリウォッシュトエミッタ構造を有するNPN型バイポー
ラトランジスタと多結晶シリコンによる抵抗を同時に形
成する方法を示す工程図である。以下、順を追ってその
工程を説明する。
まず、第１図Ａに示すように、Ｐ型の半導体基板（例
えば、シリコン基板）（１）にＮ型の埋込み層（２）及
びＮ型のエピタキシャル層（３）を形成したのち、Ｐ型
の素子間分離領域（４）と厚い熱酸化物層（例えばSiO2
層）による素子間分離領域（５）を形成する。その後、
素子間分離領域（４）及び（５）に囲まれた活性領域
（６）に選択的にＰ型の不純物をイオン注入してベース
領域（７）を形成すると共に、後述するコレクタコンタ
クト部が形成される部分にＮ型の不純物をイオン注入し
て埋込み層（２）まで達するＮ型のコレクタ取出し領域
（８）を形成する。その後、活性領域（６）を含む全面
にSiO2膜（９）を例えばCVD（化学気相成長）法等で形
成する。
えば、シリコン基板）（１）にＮ型の埋込み層（２）及
びＮ型のエピタキシャル層（３）を形成したのち、Ｐ型
の素子間分離領域（４）と厚い熱酸化物層（例えばSiO2
層）による素子間分離領域（５）を形成する。その後、
素子間分離領域（４）及び（５）に囲まれた活性領域
（６）に選択的にＰ型の不純物をイオン注入してベース
領域（７）を形成すると共に、後述するコレクタコンタ
クト部が形成される部分にＮ型の不純物をイオン注入し
て埋込み層（２）まで達するＮ型のコレクタ取出し領域
（８）を形成する。その後、活性領域（６）を含む全面
にSiO2膜（９）を例えばCVD（化学気相成長）法等で形
成する。
次に、第１図Ｂに示すように、SiO2膜（９）上にレジ
ストマスク（10）を形成したのち、レジストマスク（1
0）を介してSiO2膜（９）を選択エッチングして活性領
域（6a）のエミッタ領域（エミッタコンタクト部を兼ね
る）、ベースコンタクト部及びコレクタコンタクト部に
対応する部分に窓（9e），（9b）及び（9c）を一度に開
口する。
ストマスク（10）を形成したのち、レジストマスク（1
0）を介してSiO2膜（９）を選択エッチングして活性領
域（6a）のエミッタ領域（エミッタコンタクト部を兼ね
る）、ベースコンタクト部及びコレクタコンタクト部に
対応する部分に窓（9e），（9b）及び（9c）を一度に開
口する。
次に、第１図Ｃに示すように、SiO2膜（９）上のレジ
ストマスク（10）を除去したのち、窓（9e），（9b）及
び（9c）を含むSiO2膜（９）上に多結晶シリコン層（1
1）を例えばCVD法等で形成する。
ストマスク（10）を除去したのち、窓（9e），（9b）及
び（9c）を含むSiO2膜（９）上に多結晶シリコン層（1
1）を例えばCVD法等で形成する。
次に、第１図Ｄに示すように、多結晶シリコン層（1
1）上にレジストマスク（12）を形成したのち、レジス
トマスク（12）の窓（12R）を通じてＰ型の不純物、例
えばボロン系の不純物（例えばB+,BF2 +）を多結晶シリ
コン層（11）の抵抗となる部分（11R）にイオン注入す
る。
1）上にレジストマスク（12）を形成したのち、レジス
トマスク（12）の窓（12R）を通じてＰ型の不純物、例
えばボロン系の不純物（例えばB+,BF2 +）を多結晶シリ
コン層（11）の抵抗となる部分（11R）にイオン注入す
る。
次に、第１図Ｅに示すように、多結晶シリコン層（1
1）上のレジストマスク（12）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（13）を形成
する。その後、レジストマスク（13）の窓（13t）及び
（13b）を通じてＰ型の不純物（例えばB+,BF2 +）を多結
晶シリコン層（11）の抵抗コンタクト部分（11t）とベ
ースコンタクト部に対応する部分（後にベース電極の一
部になる）（11b）にイオン注入する。
1）上のレジストマスク（12）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（13）を形成
する。その後、レジストマスク（13）の窓（13t）及び
（13b）を通じてＰ型の不純物（例えばB+,BF2 +）を多結
晶シリコン層（11）の抵抗コンタクト部分（11t）とベ
ースコンタクト部に対応する部分（後にベース電極の一
部になる）（11b）にイオン注入する。
次に、第１図Ｆに示すように、多結晶シリコン層（1
1）上のレジストマスク（13）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（14）を形成
する。その後、レジストマスク（14）の窓（14e）及び
（14c）を通じてＮ型の不純物（例えばAs+）を多結晶シ
リコン層（11）のエミッタ領域に対応する部分（後にエ
ミッタ電極の一部になる）（11e）とコレクタコンタク
ト部に対応する部分（後にコレクタ電極の一部になる）
（11c）にイオン注入する。
1）上のレジストマスク（13）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（14）を形成
する。その後、レジストマスク（14）の窓（14e）及び
（14c）を通じてＮ型の不純物（例えばAs+）を多結晶シ
リコン層（11）のエミッタ領域に対応する部分（後にエ
ミッタ電極の一部になる）（11e）とコレクタコンタク
ト部に対応する部分（後にコレクタ電極の一部になる）
（11c）にイオン注入する。
次に、第１図Ｇに示すように、多結晶シリコン層（1
1）上のレジストマスク（14）を除去したのち、多結晶
シリコン層（11）上にSiO2膜（15）を例えばCVD法等で
形成する。このSiO2膜（15）は次の熱処理時、多結晶シ
リコン層（11）からの不純物飛散ひいては異なる導電型
の不純物同士が混り合うのを防止する所謂キャップSiO2
膜として機能する。その後、熱処理を加える。このと
き、多結晶シリコン層（11）のエミッタ領域に対応する
部分（11e）及びコレクタコンタクト部に対応する部分
（11c）からＮ型の不純物がそれぞれ下層に存するベー
ス領域（７）及びコレクタ取出し領域（８）中に拡散し
てそれぞれエミッタ領域（16e）及びコレクタコンタク
ト部（破線で示す）（16c）を形成する。また、それと
同時に、多結晶シリコン層（11）のベースコンタクト部
に対応する部分（11b）からＰ型の不純物がベース領域
（７）に拡散してベースコンタクト部（破線で示す）
（16b）を形成する。
1）上のレジストマスク（14）を除去したのち、多結晶
シリコン層（11）上にSiO2膜（15）を例えばCVD法等で
形成する。このSiO2膜（15）は次の熱処理時、多結晶シ
リコン層（11）からの不純物飛散ひいては異なる導電型
の不純物同士が混り合うのを防止する所謂キャップSiO2
膜として機能する。その後、熱処理を加える。このと
き、多結晶シリコン層（11）のエミッタ領域に対応する
部分（11e）及びコレクタコンタクト部に対応する部分
（11c）からＮ型の不純物がそれぞれ下層に存するベー
ス領域（７）及びコレクタ取出し領域（８）中に拡散し
てそれぞれエミッタ領域（16e）及びコレクタコンタク
ト部（破線で示す）（16c）を形成する。また、それと
同時に、多結晶シリコン層（11）のベースコンタクト部
に対応する部分（11b）からＰ型の不純物がベース領域
（７）に拡散してベースコンタクト部（破線で示す）
（16b）を形成する。
次に、第１図Ｈに示すように、多結晶シリコン層（1
1）上のキャップSiO2膜（15）を全面除去したのち、多
結晶シリコン層（11）をパターニングする。このとき、
抵抗本体（11r）、抵抗コンタクト部分（11t）、エミッ
タ領域（16e）に対応する部分（11e）、ベースコンタク
ト部（16b）に対応する部分（11b）及びコレクタコンタ
クト部（16c）に対応する部分（11c）が残るようにす
る。
1）上のキャップSiO2膜（15）を全面除去したのち、多
結晶シリコン層（11）をパターニングする。このとき、
抵抗本体（11r）、抵抗コンタクト部分（11t）、エミッ
タ領域（16e）に対応する部分（11e）、ベースコンタク
ト部（16b）に対応する部分（11b）及びコレクタコンタ
クト部（16c）に対応する部分（11c）が残るようにす
る。
次に、第１図Ｉに示すように、全面に比較的膜厚の薄
いSi3N4膜（17）を例えば減圧CVD法等で形成したのち、
全面に比較的膜厚の厚いSiO2膜（18）を形成する。その
後、SiO2膜（18）を抵抗本体（11r）上及び抵抗コンタ
クト部分（11t）上の一部を残すようにパターニングす
る。このとき、Si3N4膜（17）がエッチングストッパと
して機能するため、下層のSiO2膜（９）はエッチング除
去されない。
いSi3N4膜（17）を例えば減圧CVD法等で形成したのち、
全面に比較的膜厚の厚いSiO2膜（18）を形成する。その
後、SiO2膜（18）を抵抗本体（11r）上及び抵抗コンタ
クト部分（11t）上の一部を残すようにパターニングす
る。このとき、Si3N4膜（17）がエッチングストッパと
して機能するため、下層のSiO2膜（９）はエッチング除
去されない。
次に、第１図Ｊに示すように、Si3N4膜（17）をSiO2
膜（18）の下層に存する部分を残して例えばホットリン
酸にてエッチング除去する。その後、全面にAl層を形成
したのち、パターニングして抵抗本体の一対の電極（19
t）、エミッタ電極（19e）、ベース電極（19b）及びコ
レクタ電極（19c）を形成することによって、ポリウォ
ッシュトエミッタ構造を有するバイポーラトランジスタ
（Tr）と抵抗（Ｒ）とが混載された複合デバイスを得
る。
膜（18）の下層に存する部分を残して例えばホットリン
酸にてエッチング除去する。その後、全面にAl層を形成
したのち、パターニングして抵抗本体の一対の電極（19
t）、エミッタ電極（19e）、ベース電極（19b）及びコ
レクタ電極（19c）を形成することによって、ポリウォ
ッシュトエミッタ構造を有するバイポーラトランジスタ
（Tr）と抵抗（Ｒ）とが混載された複合デバイスを得
る。
次に、上記複合デバイスとMISキャパシタを同時形成
するようにした第２実施例を第２図の工程図に基いて説
明する。尚、上記第１実施例と対応するものについては
同符号を記す。
するようにした第２実施例を第２図の工程図に基いて説
明する。尚、上記第１実施例と対応するものについては
同符号を記す。
まず、第２図Ａに示すように、Ｐ型のシリコン基板
（１）にＮ型の埋込み層（２）、Ｎ型のエピタキシャル
層（３）、素子間分離領域（４），（５）、Ｐ型のベー
ス領域（７）及びＮ型のコレクタ取出し領域（８）を形
成したのち、活性領域（6a），（6b）を含む全面にSiO2
膜（９）を例えばCVD法等で形成する。
（１）にＮ型の埋込み層（２）、Ｎ型のエピタキシャル
層（３）、素子間分離領域（４），（５）、Ｐ型のベー
ス領域（７）及びＮ型のコレクタ取出し領域（８）を形
成したのち、活性領域（6a），（6b）を含む全面にSiO2
膜（９）を例えばCVD法等で形成する。
次に、第２図Ｂに示すように、SiO2膜（９）上にレジ
ストマスク（10）を形成したのち、レジストマスク（1
0）を介してSiO2膜（９）を選択エッチングして、活性
領域（6a）のエミッタ領域（エミッタコンタクト部を兼
ねる）、ベースコンタクト部及びコレクタコンタクト部
並びに活性領域（6b）のMISキャパシタの一方の電極取
出し領域に対応する部分に窓（9e），（9b）及び（9c）
並びに（9g）を一度に開口する。
ストマスク（10）を形成したのち、レジストマスク（1
0）を介してSiO2膜（９）を選択エッチングして、活性
領域（6a）のエミッタ領域（エミッタコンタクト部を兼
ねる）、ベースコンタクト部及びコレクタコンタクト部
並びに活性領域（6b）のMISキャパシタの一方の電極取
出し領域に対応する部分に窓（9e），（9b）及び（9c）
並びに（9g）を一度に開口する。
次に、第２図Ｃに示すように、SiO2膜（９）上のレジ
ストマスク（10）を除去したのち、窓（9e），（9b）及
び（9c）並びに（9g）を含むSiO2膜（９）上に多結晶シ
リコン層（11）を例えばCVD法等で形成する。
ストマスク（10）を除去したのち、窓（9e），（9b）及
び（9c）並びに（9g）を含むSiO2膜（９）上に多結晶シ
リコン層（11）を例えばCVD法等で形成する。
次に、第２図Ｄに示すように、多結晶シリコン層（1
1）上にレジストマスク（12）を形成したのち、レジス
トマスク（12）の窓（12R）を通じてＰ型の不純物（例
えばB+,BF2 +）を多結晶シリコン層（11）の抵抗となる
部分（11R）にイオン注入する。
1）上にレジストマスク（12）を形成したのち、レジス
トマスク（12）の窓（12R）を通じてＰ型の不純物（例
えばB+,BF2 +）を多結晶シリコン層（11）の抵抗となる
部分（11R）にイオン注入する。
次に、第２図Ｅに示すように、多結晶シリコン層（1
1）上のレジストマスク（12）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（13）を形成
する。その後、レジストマスク（13）の窓（13t）及び
（13b）を通じてＰ型の不純物（例えばB+,BF2 +）を多結
晶シリコン層（11）の抵抗コンタクト部分（11t）とベ
ースコンタクト部に対応する部分（11b）にイオン注入
する。
1）上のレジストマスク（12）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（13）を形成
する。その後、レジストマスク（13）の窓（13t）及び
（13b）を通じてＰ型の不純物（例えばB+,BF2 +）を多結
晶シリコン層（11）の抵抗コンタクト部分（11t）とベ
ースコンタクト部に対応する部分（11b）にイオン注入
する。
次に、第２図Ｆに示すように、多結晶シリコン層（1
1）上のレジストマスク（13）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（14）を形成
する。その後、レジストマスク（14）の窓（14e），（1
4c）及び（14g）を通じてＮ型の不純物（例えばAs+）を
多結晶シリコン層（11）のエミッタ領域に対応する部分
（11e）、コレクタコンタクト部に対応する部分（11c）
及びMISキャパシタの一方の電極取出し領域に対応する
部分（11g）にイオン注入する。
1）上のレジストマスク（13）を除去したのち、再び多
結晶シリコン層（11）上にレジストマスク（14）を形成
する。その後、レジストマスク（14）の窓（14e），（1
4c）及び（14g）を通じてＮ型の不純物（例えばAs+）を
多結晶シリコン層（11）のエミッタ領域に対応する部分
（11e）、コレクタコンタクト部に対応する部分（11c）
及びMISキャパシタの一方の電極取出し領域に対応する
部分（11g）にイオン注入する。
次に、第２図Ｇに示すように、多結晶シリコン層（1
1）上のレジストマスク（14）を除去したのち、多結晶
シリコン層（11）をパターニングする。このとき、抵抗
本体（11r）、抵抗コンタクト部分（11t）、エミッタ領
域に対応する部分（11e）、ベースコンタクト部に対応
する部分（11b）、コレクタコンタクト部に対応する部
分（11c）及びMISキャパシタの一方の電極取出し領域に
対応する部分（11g）が残るようにする。
1）上のレジストマスク（14）を除去したのち、多結晶
シリコン層（11）をパターニングする。このとき、抵抗
本体（11r）、抵抗コンタクト部分（11t）、エミッタ領
域に対応する部分（11e）、ベースコンタクト部に対応
する部分（11b）、コレクタコンタクト部に対応する部
分（11c）及びMISキャパシタの一方の電極取出し領域に
対応する部分（11g）が残るようにする。
次に、第２図Ｈに示すように、全面に比較的膜厚の薄
いSi3N4膜（17）を例えば減圧のCVD法等で形成したの
ち、該Si3N4膜（17）上に比較的膜厚の厚いSiO2膜（1
5）を例えばCVD法等で形成する。このSiO2膜（15）は、
上記第１実施例と同様にキャップSiO2膜として機能す
る。その後、熱処理を加える。このとき、多結晶シリコ
ン層（11）のエミッタ領域に対応する部分（11e）、コ
レクタコンタクト部に対応する部分（11c）及びMISキャ
パシタの一方の電極取出し領域に対応する部分（11g）
からＮ型の不純物がそれぞれ下層に存するベース領域
（７）、コレクタ取出し領域（８）及び活性領域（6b）
中に拡散してそれぞれエミッタ領域（エミッタコンタク
ト部を兼ねる）（16e）、コレクタコンタクト部（破線
で示す）（16c）及びMISキャパシタの一方の電極取出し
領域（16g）を形成する。また、それと同時に多結晶シ
リコン層（11）のベースコンタクト部に対応する部分
（11b）からＰ型の不純物がベース領域（７）中に拡散
してベースコンタクト部（破線で示す）（16b）を形成
する。
いSi3N4膜（17）を例えば減圧のCVD法等で形成したの
ち、該Si3N4膜（17）上に比較的膜厚の厚いSiO2膜（1
5）を例えばCVD法等で形成する。このSiO2膜（15）は、
上記第１実施例と同様にキャップSiO2膜として機能す
る。その後、熱処理を加える。このとき、多結晶シリコ
ン層（11）のエミッタ領域に対応する部分（11e）、コ
レクタコンタクト部に対応する部分（11c）及びMISキャ
パシタの一方の電極取出し領域に対応する部分（11g）
からＮ型の不純物がそれぞれ下層に存するベース領域
（７）、コレクタ取出し領域（８）及び活性領域（6b）
中に拡散してそれぞれエミッタ領域（エミッタコンタク
ト部を兼ねる）（16e）、コレクタコンタクト部（破線
で示す）（16c）及びMISキャパシタの一方の電極取出し
領域（16g）を形成する。また、それと同時に多結晶シ
リコン層（11）のベースコンタクト部に対応する部分
（11b）からＰ型の不純物がベース領域（７）中に拡散
してベースコンタクト部（破線で示す）（16b）を形成
する。
次に、第２図Ｉに示すように、SiO2膜（15）を抵抗本
体（11r）上及び抵抗コンタクト部分（11t）上の一部を
残すようにパターニングする。このとき、Si3N4膜（1
7）がエッチングストッパとして機能するため、下層のS
iO2膜（９）はエッチング除去されない。
体（11r）上及び抵抗コンタクト部分（11t）上の一部を
残すようにパターニングする。このとき、Si3N4膜（1
7）がエッチングストッパとして機能するため、下層のS
iO2膜（９）はエッチング除去されない。
次に、第２図Ｊに示すように、Si3N4膜（17）をSiO2
膜（15）の下層に存する部分を残して例えばホットリン
酸にてエッチング除去する。
膜（15）の下層に存する部分を残して例えばホットリン
酸にてエッチング除去する。
次に、第２図Ｋに示すように、全面にレジストマスク
（20）を形成したのち、レジストマスク（20）を介して
SiO2膜（９）を選択エッチングして活性領域（6b）に通
じるMISキャパシタの容量（面積）を決定する窓（9m）
を開口する。
（20）を形成したのち、レジストマスク（20）を介して
SiO2膜（９）を選択エッチングして活性領域（6b）に通
じるMISキャパシタの容量（面積）を決定する窓（9m）
を開口する。
次に、第２図Ｌに示すように、全面に上記Si3N4膜（1
7）よりも比較的膜厚の厚いNi3N4膜（21）を例えば減圧
のCVD法等で形成したのち、該Si3N4膜（21）の窓（9m）
に対応する部分を残すようにパターニングする。このSi
3N4膜（21）はMISキャパシタの誘電体膜となる。
7）よりも比較的膜厚の厚いNi3N4膜（21）を例えば減圧
のCVD法等で形成したのち、該Si3N4膜（21）の窓（9m）
に対応する部分を残すようにパターニングする。このSi
3N4膜（21）はMISキャパシタの誘電体膜となる。
その後、第２図Ｍに示すように、全面にAl層を形成し
たのちパターニングして、抵抗本体（11r）の一対の電
極（19t）、エミッタ電極（19e）、ベース電極（19
b）、コレクタ電極（19c）、MISキャパシタの一方の電
極（19g）及びMISキャパシタの他方の電極（19m）を形
成することによって、ポリウォッシュトエミッタ構造を
有するバイポーラトランジスタ（Tr）と抵抗（Ｒ）とMI
Sキャパシタ（Ｃ）とが混載された複合デバイスを得
る。
たのちパターニングして、抵抗本体（11r）の一対の電
極（19t）、エミッタ電極（19e）、ベース電極（19
b）、コレクタ電極（19c）、MISキャパシタの一方の電
極（19g）及びMISキャパシタの他方の電極（19m）を形
成することによって、ポリウォッシュトエミッタ構造を
有するバイポーラトランジスタ（Tr）と抵抗（Ｒ）とMI
Sキャパシタ（Ｃ）とが混載された複合デバイスを得
る。
上述の如く本例によれば、トランジスタのオーミック
コンタクト部、即ちエミッタ領域（16e）、ベースコン
タクト部（16b）及びコレクタコンタクト部（16c）に対
応する窓（9e），（9b）及び（9c）並びにMICキャパシ
タのオーミックコンタクト部、即ちMISキャパシタの一
方の電極取出し領域（16g）に対応する窓（9g）を一度
に形成し（第１図Ｂ及び第２図Ｂ参照）、これらオーミ
ックコンタクト部に対応する窓〔（9e），（9b）及び
（9c）並びに（9g）〕を含む全面に多結晶シリコン層
（11）を形成したのち、多結晶シリコン層（11）の上記
オーミックコンタクト部に対応する部分〔（11e），（1
1b）及び（11c）並びに（11g）〕と分離された他素子領
域（11R）にそれぞれイオン注入により、Ｐ型及びＮ型
の不純物を選択的に打ち分けるようにしたので、バイポ
ーラトランジスタ（Tr）と共に抵抗（Ｒ）及びMISキャ
パシタ（Ｃ）を同時に形成することができると共に上記
オーミックコンタクト部に対応する窓〔（9e），（9b）
及び（9c）並びに（9g）〕の形成時に使用されるレジス
トマスクが１枚（即ち、レジストマスク（10））で済む
ため、オーミックコンタクト部の形成工程が簡略化でき
る。特に、MISキャパシタ（Ｃ）を同時に形成する場
合、第２図Ｌに示すように、MISキャパシタ（Ｃ）を最
後に形成することが可能となり、即ち他の熱処理（第２
図Ｈ参照）等の影響を受けずに（即ち、誘電体膜である
Si3N4膜（21）の誘電率が影響されずに）形成すること
が可能となり、容量のコントロール精度が高いMISキャ
パシタを得ることができる。
コンタクト部、即ちエミッタ領域（16e）、ベースコン
タクト部（16b）及びコレクタコンタクト部（16c）に対
応する窓（9e），（9b）及び（9c）並びにMICキャパシ
タのオーミックコンタクト部、即ちMISキャパシタの一
方の電極取出し領域（16g）に対応する窓（9g）を一度
に形成し（第１図Ｂ及び第２図Ｂ参照）、これらオーミ
ックコンタクト部に対応する窓〔（9e），（9b）及び
（9c）並びに（9g）〕を含む全面に多結晶シリコン層
（11）を形成したのち、多結晶シリコン層（11）の上記
オーミックコンタクト部に対応する部分〔（11e），（1
1b）及び（11c）並びに（11g）〕と分離された他素子領
域（11R）にそれぞれイオン注入により、Ｐ型及びＮ型
の不純物を選択的に打ち分けるようにしたので、バイポ
ーラトランジスタ（Tr）と共に抵抗（Ｒ）及びMISキャ
パシタ（Ｃ）を同時に形成することができると共に上記
オーミックコンタクト部に対応する窓〔（9e），（9b）
及び（9c）並びに（9g）〕の形成時に使用されるレジス
トマスクが１枚（即ち、レジストマスク（10））で済む
ため、オーミックコンタクト部の形成工程が簡略化でき
る。特に、MISキャパシタ（Ｃ）を同時に形成する場
合、第２図Ｌに示すように、MISキャパシタ（Ｃ）を最
後に形成することが可能となり、即ち他の熱処理（第２
図Ｈ参照）等の影響を受けずに（即ち、誘電体膜である
Si3N4膜（21）の誘電率が影響されずに）形成すること
が可能となり、容量のコントロール精度が高いMISキャ
パシタを得ることができる。
また、上記第２実施例のように、イオン注入工程（第
２図Ｄ〜Ｆ参照）後、すぐに多結晶シリコン層（11）を
パターニングすれば後に形成するキャップSiO2膜（15）
を全面除去することなくそのままパターニングによって
抵抗コンタクト部（11t）の層間絶縁膜として利用でき
るため、第１実施例のように一担キャップSiO2膜（15）
を形成して熱処理を加えたのち、キャップSiO2膜（15）
を全面除去し、再びSiO2膜（18）を形成及びパターニン
グして抵抗コンタクト部（11t）の層間絶縁膜を形成す
るという二重手間を省くことができる。
２図Ｄ〜Ｆ参照）後、すぐに多結晶シリコン層（11）を
パターニングすれば後に形成するキャップSiO2膜（15）
を全面除去することなくそのままパターニングによって
抵抗コンタクト部（11t）の層間絶縁膜として利用でき
るため、第１実施例のように一担キャップSiO2膜（15）
を形成して熱処理を加えたのち、キャップSiO2膜（15）
を全面除去し、再びSiO2膜（18）を形成及びパターニン
グして抵抗コンタクト部（11t）の層間絶縁膜を形成す
るという二重手間を省くことができる。
また、イオン注入工程についても、予め素子に関する
全てのオーミックコンタクト部に対応する窓及び素子領
域が形成された基板に対してイオン注入を行なうため、
全体として導電型毎のイオン注入、即ち少なくとも２回
（Ｐ型１回とＮ型１回）、多くて４回（Ｐ型２回とＮ型
２回）のイオン注入だけで済み、イオン注入工程を簡略
化することができる。本例では、３回のイオン注入（Ｐ
型２回とＮ型１回）で済んでいる。
全てのオーミックコンタクト部に対応する窓及び素子領
域が形成された基板に対してイオン注入を行なうため、
全体として導電型毎のイオン注入、即ち少なくとも２回
（Ｐ型１回とＮ型１回）、多くて４回（Ｐ型２回とＮ型
２回）のイオン注入だけで済み、イオン注入工程を簡略
化することができる。本例では、３回のイオン注入（Ｐ
型２回とＮ型１回）で済んでいる。
また、抵抗本体（11r）、抵抗コンタクト部（11t）及
びMISキャパシタの一方の電極取出し領域（16g）に対応
する部分（11g）に使用される多結晶シリコン層とバイ
ポーラトランジスタ（Tr）の拡散領域（16e），（16b）
及び（16c）へのコンタクトとして用いられる多結晶シ
リコン層とを共通の多結晶シリコン層（11）で形成する
ことができるため、各コンタクト部分の形成が１回の多
結晶シリコン層（11）の形成と１回のパターニングだけ
で済み、各コンタクト部分の形成工程を簡略化すること
ができる。
びMISキャパシタの一方の電極取出し領域（16g）に対応
する部分（11g）に使用される多結晶シリコン層とバイ
ポーラトランジスタ（Tr）の拡散領域（16e），（16b）
及び（16c）へのコンタクトとして用いられる多結晶シ
リコン層とを共通の多結晶シリコン層（11）で形成する
ことができるため、各コンタクト部分の形成が１回の多
結晶シリコン層（11）の形成と１回のパターニングだけ
で済み、各コンタクト部分の形成工程を簡略化すること
ができる。
上記第１実施例ではNPN型バイポーラトランジスタ（T
r）と抵抗（Ｒ）を、第２実施例ではNPN型バイポーラト
ランジスタ（Tr）、抵抗（Ｒ）及びMISキャパシタ
（Ｃ）を同時に形成させた例を示したが、上記NPN型バ
イポーラトランジスタ（Tr）に替えてPNP型バイポーラ
トランジスタを用いてもよく、MOS型トランジスタを用
いてもよい。また更に、Bi−MOSトランジスタやBi−CMO
Sトランジスタと抵抗及びMISキャパシタを同時に形成す
ることも可能である。
r）と抵抗（Ｒ）を、第２実施例ではNPN型バイポーラト
ランジスタ（Tr）、抵抗（Ｒ）及びMISキャパシタ
（Ｃ）を同時に形成させた例を示したが、上記NPN型バ
イポーラトランジスタ（Tr）に替えてPNP型バイポーラ
トランジスタを用いてもよく、MOS型トランジスタを用
いてもよい。また更に、Bi−MOSトランジスタやBi−CMO
Sトランジスタと抵抗及びMISキャパシタを同時に形成す
ることも可能である。
本発明に係る半導体装置の製法は、コレクタ取出し領
域、ベース領域及びその後形成されるエミッタ領域、さ
らにはMISキャパシタを同時形成するときは、そのキャ
パシタの一方の電極取出し領域に対応する窓を一度に開
口し、窓を含む全面に多結晶シリコン層を形成したの
ち、該多結晶シリコン層の上記各領域に対応する部分及
び分離された他素子領域にそれぞれイオン注入により不
純物を選択的に打ち分けてトランジスタと他素子とを形
成するようにしたので、トランジスタと他素子、即ち、
バイポーラトランジスタと抵抗素子、又はバイポーラト
ランジスタとMISキャパシタを同時に形成することがで
きると共に、製造工程の簡略化を図ることができる。
域、ベース領域及びその後形成されるエミッタ領域、さ
らにはMISキャパシタを同時形成するときは、そのキャ
パシタの一方の電極取出し領域に対応する窓を一度に開
口し、窓を含む全面に多結晶シリコン層を形成したの
ち、該多結晶シリコン層の上記各領域に対応する部分及
び分離された他素子領域にそれぞれイオン注入により不
純物を選択的に打ち分けてトランジスタと他素子とを形
成するようにしたので、トランジスタと他素子、即ち、
バイポーラトランジスタと抵抗素子、又はバイポーラト
ランジスタとMISキャパシタを同時に形成することがで
きると共に、製造工程の簡略化を図ることができる。
また、多結晶シリコン層に選択的に打ち分けた後、熱
処理したときにも、不純物の飛散、ひいては異なる不純
物同士が混ざり合うのを防止できるので、精度よくトラ
ンジスタと他素子、即ち、エミッタ領域、ベースコンタ
クト部、コレクタコンタクト部及び抵抗素子、又はエミ
ッタ領域、ベースコンタクト部、コレクタコンタクト部
及びMISキャパシタの一方の電極取出し領域を形成する
ことができる。
処理したときにも、不純物の飛散、ひいては異なる不純
物同士が混ざり合うのを防止できるので、精度よくトラ
ンジスタと他素子、即ち、エミッタ領域、ベースコンタ
クト部、コレクタコンタクト部及び抵抗素子、又はエミ
ッタ領域、ベースコンタクト部、コレクタコンタクト部
及びMISキャパシタの一方の電極取出し領域を形成する
ことができる。
トランジスタとMISキャパシタを同時形成するとき
は、バイポーラトランジスタの形成に伴う熱的影響を受
けずにキャパシタの誘電体膜を形成できるので、容量の
コントロール精度が向上したMISキャパシタを形成する
ことができる。
は、バイポーラトランジスタの形成に伴う熱的影響を受
けずにキャパシタの誘電体膜を形成できるので、容量の
コントロール精度が向上したMISキャパシタを形成する
ことができる。
第１図は第１実施例に係る複合デバイスの製法を示す工
程図、第２図は第２実施例に係る複合デバイスの製法を
示す工程図、第３図は従来例に係るバイポーラトランジ
スタの製法を示す工程図である。 （Tr）はトランジスタ、（Ｒ）は抵抗、（Ｃ）はMISキ
ャパシタ、（１）はシリコン基板、（２）は埋込み層、
（３）はエピタキシャル層、（４）は素子間分離領域
（Ｐ型）、（５）は素子間分離領域（SiO2）、（６），
（6a），（6b）は活性領域、（７）はベース領域、
（８）はコレクタ取出し領域、（９）はSiO2膜、（11
e）はエミッタ領域に対応する部分、（11b）はベースコ
ンタクト部に対応する部分、（11c）はコレクタコンタ
クト部に対応する部分、（11t）は抵抗コンタクト部
分、（11r）は抵抗本体、（11g）はMISキャパシタの一
方の電極取出し領域に対応する部分、（15）はSiO2膜、
（16e）はエミッタ領域、（16b）はベースコンタクト
部、（16c）はコレクタコンタクト部、（16g）はMISキ
ャパシタの一方の電極取出し領域、（17）はSi3N4膜、
（18）はSiO2膜、（19e）はエミッタ電極、（19b）はベ
ース電極、（19c）はコレクタ電極、（19t）は抵抗本体
の一対の電極、（19g）はMISキャパシタの一方の電極、
（19m）はMISキャパシタの他方の電極、（21）はSi3N4
膜である。
程図、第２図は第２実施例に係る複合デバイスの製法を
示す工程図、第３図は従来例に係るバイポーラトランジ
スタの製法を示す工程図である。 （Tr）はトランジスタ、（Ｒ）は抵抗、（Ｃ）はMISキ
ャパシタ、（１）はシリコン基板、（２）は埋込み層、
（３）はエピタキシャル層、（４）は素子間分離領域
（Ｐ型）、（５）は素子間分離領域（SiO2）、（６），
（6a），（6b）は活性領域、（７）はベース領域、
（８）はコレクタ取出し領域、（９）はSiO2膜、（11
e）はエミッタ領域に対応する部分、（11b）はベースコ
ンタクト部に対応する部分、（11c）はコレクタコンタ
クト部に対応する部分、（11t）は抵抗コンタクト部
分、（11r）は抵抗本体、（11g）はMISキャパシタの一
方の電極取出し領域に対応する部分、（15）はSiO2膜、
（16e）はエミッタ領域、（16b）はベースコンタクト
部、（16c）はコレクタコンタクト部、（16g）はMISキ
ャパシタの一方の電極取出し領域、（17）はSi3N4膜、
（18）はSiO2膜、（19e）はエミッタ電極、（19b）はベ
ース電極、（19c）はコレクタ電極、（19t）は抵抗本体
の一対の電極、（19g）はMISキャパシタの一方の電極、
（19m）はMISキャパシタの他方の電極、（21）はSi3N4
膜である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 29/72
Claims (2)
- 【請求項１】第１導電型の半導体基板上に第２導電型の
埋込み層及び第２導電型のエピタキシャル層を形成し、 次に、上記半導体基板に素子間分離領域を形成し、該素
子間分離領域に囲まれた活性領域にベース領域及びコレ
クタ取出し領域を形成し、 次に、上記半導体基板上に、上記コレクタ取出し領域、
上記ベース領域及びその後形成されるエミッタ領域に対
応する部分に窓を有する第１の絶縁膜を形成し、 次に、上記窓を含む全面に多結晶シリコン層を形成し、
該多結晶シリコン層に第１導電型の不純物及び第２導電
型の不純物を選択的に打ち分け、 その後、上記多結晶シリコン層上に第２の絶縁膜を形成
し、熱処理を行って、エミッタ領域、ベースコンタクト
部及びコレクタコンタクト部を同時形成し、 次に、上記多結晶シリコン層をパターニングし、上記抵
抗本体、上記エミッタ領域、上記ベースコンタクト部、
及び上記コレクタコンタクト部に対応する部分に多結晶
シリコン層を残し、 次に、上記抵抗本体となる多結晶シリコン層上に該抵抗
本体の両端に窓を有する第３の絶縁膜を形成した後、 エミッタ、ベース、コレクタ及び抵抗の各電極を形成す
ることを特徴とする半導体装置の製法。 - 【請求項２】第１導電型の半導体基板上に第２導電型の
埋込み層及び第２導電型のエピタキシャル層を形成し、 次に、上記半導体基板に素子間分離領域を形成し、該素
子間分離領域に囲まれた活性領域にベース領域及びコレ
クタ取出し領域を形成し、 次に、上記半導体基板上に上記コレクタ取出し領域、上
記ベース領域、その後形成されるエミッタ領域及びその
後形成されるMISキャパシタの電極取出し領域に対応す
る部分に窓を有する第１の絶縁膜を形成し、 次に、上記窓を含む全面に多結晶シリコン層を形成し、
該多結晶シリコン層に第１導電型の不純物及び第２導電
型の不純物を選択的に打ち分け、 上記多結晶シリコン層をパターニングしてエミッタ領
域、ベースコンタクト部、コレクタコンタクト部及びMI
Sキャパシタの一方の電極取出し領域に対応する部分に
上記多結晶シリコン層を残し、 次に、上記多結晶シリコン層上に第２の絶縁膜を形成し
た後、熱処理を行って、エミッタ領域、ベースコンタク
ト部、コレクタコンタクト部及びMISキャパシタの一方
の電極取出し領域を同時形成し、 その後、上記第１の絶縁膜にMISキャパシタの容量に関
する窓を形成し、該窓にMISキャパシタの誘電体膜を形
成し、 次に、エミッタ、ベース、コレクタの各電極及びMISキ
ャパシタの一方と他方の電極を形成する ことを特徴とする半導体装置の製法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156434A JP3024143B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製法 |
| US07/538,727 US5013677A (en) | 1989-06-19 | 1990-06-18 | Method for manufacture of semiconductor device |
| EP90306591A EP0404464B1 (en) | 1989-06-19 | 1990-06-18 | Manufacture of semiconductor devices |
| SG1996008270A SG67341A1 (en) | 1989-06-19 | 1990-06-18 | Manufacture of semiconductor devices |
| DE69025805T DE69025805T2 (de) | 1989-06-19 | 1990-06-18 | Herstellen von Halbleitervorrichtungen |
| KR1019900008994A KR0176701B1 (ko) | 1989-06-19 | 1990-06-19 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156434A JP3024143B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321054A JPH0321054A (ja) | 1991-01-29 |
| JP3024143B2 true JP3024143B2 (ja) | 2000-03-21 |
Family
ID=15627667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156434A Expired - Lifetime JP3024143B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5013677A (ja) |
| EP (1) | EP0404464B1 (ja) |
| JP (1) | JP3024143B2 (ja) |
| KR (1) | KR0176701B1 (ja) |
| DE (1) | DE69025805T2 (ja) |
| SG (1) | SG67341A1 (ja) |
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-
1989
- 1989-06-19 JP JP1156434A patent/JP3024143B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-18 DE DE69025805T patent/DE69025805T2/de not_active Expired - Lifetime
- 1990-06-18 US US07/538,727 patent/US5013677A/en not_active Expired - Lifetime
- 1990-06-18 EP EP90306591A patent/EP0404464B1/en not_active Expired - Lifetime
- 1990-06-18 SG SG1996008270A patent/SG67341A1/en unknown
- 1990-06-19 KR KR1019900008994A patent/KR0176701B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0404464A2 (en) | 1990-12-27 |
| EP0404464B1 (en) | 1996-03-13 |
| DE69025805T2 (de) | 1996-08-01 |
| US5013677A (en) | 1991-05-07 |
| JPH0321054A (ja) | 1991-01-29 |
| DE69025805D1 (de) | 1996-04-18 |
| KR0176701B1 (ko) | 1999-03-20 |
| EP0404464A3 (en) | 1992-07-08 |
| KR910001971A (ko) | 1991-01-31 |
| SG67341A1 (en) | 1999-09-21 |
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