JPH06232351A - BiCMOS型半導体装置及びその製造方法 - Google Patents

BiCMOS型半導体装置及びその製造方法

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JPH06232351A
JPH06232351A JP3487293A JP3487293A JPH06232351A JP H06232351 A JPH06232351 A JP H06232351A JP 3487293 A JP3487293 A JP 3487293A JP 3487293 A JP3487293 A JP 3487293A JP H06232351 A JPH06232351 A JP H06232351A
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conductor
forming
film
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Mamoru Shinohara
衞 篠原
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Sony Corp
ソニー株式会社
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Abstract

(57)【要約】 【目的】 ポリシリコン等の導電体により形成された抵
抗を有する半導体装置について、RIE等所望の方法
で、膜厚の薄い高抵抗のポリシリコン(導電体)抵抗の
コンタクトを高信頼性で得ることができる半導体装置及
びその製造方法を提供する。 【構成】 バイポーラトランジスタIとMOSトランジ
スタIIと導電体膜11′により形成された抵抗IIIか
らなり、バイポーラトランジスタのエミッタ形成のため
の不純物源及びエミッタ取り出し電極をなしている任意
の導電体膜と同層の導電体によって形成されている抵抗
の電極取り出し領域に、MOSトランジスタのゲートを
なしている導電体膜と同層の導電体膜が存在するBiC
MOS型半導体装置及びその製造方法。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、BiCMOS型半導体
装置及びその製造方法に関し、特に、バイポーラトラン
ジスタとMOSトランジスタと任意の導電体膜により形
成された抵抗を同一基板上に形成したBiCMOS型半
導体装置及びその製造方法に関する。なお、本明細書
中、BiCMOS型半導体装置の語をもってバイポーラ
トランジスタとMOSトランジスタとを有する半導体装
置を総称するものとする。

【0002】

【従来の技術】図7に、従来のBiCMOS型半導体装
置の要部断面(本願発明に関連する領域の断面)を図示
する。図7中、符号1はP型基板(約10Ω・cm)、
2はN+ 埋め込み層(Sb拡散、約20Ω・cm)、3
はN型エピタキシャル層(約1Ω・cm)、4はPWe
ll層、5はNWell層、6はLOCOS酸化膜(約
500nm)、7はMOSゲートを構成する第1のポリ
シリコン(約400nm)、8はベース層、9はPMO
Sのソース・ドレイン領域を構成するP+ 層、9′はP
+ 層(ベースコンタクト層)、10は絶縁膜(TEOS
CVD SiO2約100nm)、11はエミッタポリシ
リコンを構成する第2のポリシリコン(約70nm)、
11′はポリシリコン抵抗である第2のポリシリコン(約
70nm)、12はBPSGリフロー膜(約600n
m)、13は配線材料であるAlを示す。

【0003】従来のBiCMOS型半導体装置は、次の
工程で製造されていた。 (1)P型基板1にSbを拡散し、N+ 埋め込み層2を
形成する。 (2)エピタシャル成長を行い、N型エピタキシャル層
3を形成する。 (3)50nm厚の酸化を行う。 (4)Pウェル形成領域にいわゆる「窓開け」を行った
マスクパターンを形成してボロンをイオン注入し、Pウ
ェルを形成する。同様に、Nウェル形成領域を窓開けし
てリンをイオン注入し、Nウェルを形成する。 (5)ウェルの不純物拡散を行い、Pウェル層4、Nウ
ェル層5とする。 (6)酸化のマスク層としてSi3 4 をCVDで成膜
する。 (7)マスク層をLOCOS形成にパターニングし、酸
化を行い、LOCOS酸化膜6を形成する。 (8)マスク層(Si3 4 )の剥離後、ゲートの酸化
膜を形成する。 (9)ポリシリコンゲートを形成する。 (10)Basc形成イオン注入(BF2 約1014)を行
う。 (11)P+ 層形成イオン注入(BF2 約1016)を行
う。 (12)TEOS SiO2 CVD膜を形成し、絶縁膜
10とする。 (13)エミッタ形成領域を開孔する。 (14)第2のポリシリコンをCVDで形成する。 (15)エミッタのポリシリコン領域に、ヒ素をイオン注
入する(約1016)。 (16)ポリシリコン抵抗領域に、ヒ素またはリンをイオ
ン注入する(約1014)。 (17)ポリシリコンパターニングを行う。 (18)BPSGをCVDで形成する。 (19)コンタクト開孔を行う。 (20)リフロー(900℃ 20分)を行い、ベース領
域、P+ 層の活性化を行う。 (21)Al電極形成を行う。

【0004】

【従来技術の問題点】上記製造方法において、(19)コ
ンタクト開孔工程で開孔する絶縁膜の厚さは、ポリシリ
コン上では、BPSGの600nmのみであり、他の領
域では、BPSG(600nm)+TEOS(100n
m)の計700nmである。従って、ポリシリコン上で
は、かなりのエッチングがかかる。例えば、コンタクト
のエッチングをRIE法で行った場合、トランジスタ領
域(膜厚:700nm)が充分に開孔するように通常5
0%の工程マージンを見込んでエッチング時間を設定す
るので、ポリシリコン抵抗のコンタクト領域では、 酸化膜換算 : 700×1.5−600≒450nm のオーバーエッチングとなる。Poly−Si/SiO
2 のエッチングレート比が1/10とれているとして
も、ポリシリコン抵抗のコンタクト領域のポリシリコン
膜厚は、70nmから25nmとなってしまい、コンタ
クトとしての信頼性が失われてしまう(ポリシリコン抵
抗のコンタクト部である図7のA部詳細を示す図8参
照)。

【0005】この問題の解決方法として、一般的に下記
の〜の方法が考えられるが、いずれも併記した理由
により採用され得ない。 エッチング条件をPoly−Si/SiO2 のエッ
チングレート比が大きくなるように変更する。しかしこ
の方法は、RIE法で行う限りでは、エッチングレート
を大きくするといってもおのずと限界があるという根本
的な問題の他、エッチングレートの低下、コンタクト孔
形状の劣化等、他のコントロールされるべき特性が劣化
してしまうという問題がある。 エッチング方法を、プラズマエッチングや溶液エッ
チング等、化学的反応を主体とした加工方法に変更す
る。しかしこの方法は、等方エッチングとなり、微細加
工ができなくなる。 抵抗に用いているポリシリコンの膜厚をあらかじめ
厚くしておく。しかしこの方法では、高抵抗の実現がで
きなくなる。

【0006】

【発明が解決しようとする課題】本発明は上記問題点を
解決し、ポリシリコン等の導電体により形成された抵抗
を有する半導体装置について、所望の方法で、例えば微
細加工を実現するRIE法によって、膜厚の薄い高抵抗
のポリシリコン(導電体)抵抗のコンタクトを高信頼性
で得ることができる半導体装置、及びかかる半導体装置
を信頼性良く形成する方法を提供するものである。

【0007】

【課題を解決するための手段】本出願の請求項1の発明
は、バイポーラトランジスタとMOSトランジスタと任
意の導電体膜により形成された抵抗からなるBiCMO
S型半導体装置において、上記バイポーラトランジスタ
のエミッタ形成のための不純物源及びエミッタ取り出し
電極をなしている上記任意の導電体膜と同層の導電体に
よって形成されている上記抵抗の電極取り出し領域に、
上記MOSトランジスタのゲートをなしている任意の導
電体膜と同層の導電体膜が存在することを特徴とするB
iCMOS型半導体装置であって、これにより上記目的
を達成するものである。

【0008】本出願の請求項2記載の発明は、任意の導
電体が、多結晶シリコンからなることを特徴とする請求
項1記載のBiCMOS型半導体装置であって、これに
より上記目的を達成するものである。

【0009】本出願の請求項3の発明は、任意の導電体
が、金属からなることを特徴とする請求項1記載のBi
CMOS型半導体装置であって、これにより上記目的を
達成するものである。

【0010】本出願の請求項4の発明は、任意の導電体
が、多結晶シリコンと金属の合金物質からなることを特
徴とする請求項1記載のBiCMOS型半導体装置であ
って、これにより上記目的を達成するものである。の製
造方法。

【0011】本出願の請求項5の発明は、抵抗をなして
いる導電体膜が高抵抗体であり、MOSトランジスタの
ゲートをなしている導電体膜が低抵抗体であることを特
徴とする請求項1記載のBiCMOS型半導体装置であ
って、これにより上記目的を達成するものである。

【0012】本出願の請求項6の発明は、請求項1のB
iCMOS型半導体装置の製造方法であって、半導体基
板のMOSトランジスタを形成すべき領域のゲート絶縁
膜上と、任意の導電体膜によって形成される抵抗の電極
取り出しを形成すべき領域の基板表面上とに、第1の導
電体膜を形成する工程と、前記基板表面上に、絶縁膜を
形成する工程と、バイポーラトランジスタのエミッタ及
び任意の導電体膜による抵抗を形成すべき領域の前記絶
縁膜を除去する工程と、前記バイポーラトランジスタの
エミッタを形成すべき領域の前記絶縁膜の開孔領域を含
む任意の領域と、前記任意の導電体膜による抵抗の電極
取り出しを形成すべき領域を少なくとも含む前記任意の
導電体膜による抵抗を形成する領域に、第2の導電体膜
を形成する工程と、を少なくとも有することを特徴とす
るBiCMOS型半導体装置の製造方法であって、これ
により上記目的を達成するものである。

【0013】本発明は、ポリシリコン抵抗のコンタクト
領域を、抵抗を形成するポリシリコンとゲートポリシリ
コンとの2層構造にすることで実質的にコンタクト領域
のポリシリコン膜厚を厚くし、RIEのオーバーエッチ
ングによりコンタクト領域のポリシリコンが削られても
残り膜厚が充分に厚い構造とすることによって、上記目
的を達成する態様で実施することができる。

【0014】

【作用】本発明によれば、BiCMOS型半導体装置、
特にバイポーラトランジスタとMOSトランジスタとP
oly−Si抵抗を同一基板上に形成したBiCMOS
型半導体装置において、従来の製造工程を追加、変更す
ることなしに、膜厚を充分に薄くして抵抗値を高くした
ポリシリコン等の半導体膜による抵抗を、コンタクト工
程におけるオーバーエッチングによりコンタクト領域の
導電体膜(ポリシリコン等)の膜厚が薄くなってしまう
という問題なしに形成することができる。

【0015】

【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し、当然のことではあるが、本発明は、
以下説明する実施例によって限定を受けるものではな
い。

【0016】本実施例に係るBiCMOS半導体装置の
断面を図1に示す。この半導体装置は、図1のとおり、
バイポーラトランジスタI(ここではNPNトランジス
タ)とMOSトランジスタII(ここではPMOSトラ
ンジスタ)と任意の導電体膜(ここではポリシリコン膜
11′)により形成された抵抗IIIからなるBiCMO
S型半導体装置であって、バイポーラトランジスタIの
エミッタ形成のための不純物源及びエミッタ取り出し電
極をなしている任意の導電体膜(ここではポリシリコン
膜)11と同層の導電体膜11′によって形成されている上
記抵抗IIIの電極取り出し領域に、上記MOSトラン
ジスタIIのゲートをなしている任意の導電体膜(ここ
ではポリシリコン膜)7′と同層の導電体膜(同じくポ
リシリコン膜7″)が存在する構成となっているもので
ある。

【0017】本実施例のBiCMOS半導体装置は、図
3ないし図5に示すように、次の工程を経て、図1の構
成に完成される。即ち、半導体基板1(ここではP型シ
リコン基板)に図3の構造を形成した基板構造につい
て、そのMOSトランジスタを形成すべき領域のゲート
絶縁膜上と、任意の導電体膜によって形成される抵抗の
電極取り出しを形成すべき領域の基板表面上とに、ここ
ではポリシリコンにより第1の導電体膜7、7′、7″
を形成して図4の構造とする工程と、前記基板表面上
に、絶縁膜を形成する工程と、バイポーラトランジスタ
のエミッタ及び任意の導電体膜による抵抗を形成すべき
領域の前記絶縁膜を除去する工程、前記バイポーラトラ
ンジスタのエミッタを形成すべき領域の前記絶縁膜の開
孔領域を含む任意の領域と、前記任意の導電体膜による
抵抗の電極取り出しを形成すべき領域を少なくとも含む
前記任意の導電体膜による抵抗(ここではポリシリコン
である導電体11′に形成される抵抗)を形成する領域
に、第2の導電体膜11、11′を形成する工程とを備えて
形成される。本実施例の半導体装置の平面的なパターン
を図6に示す。

【0018】図面を参照して、本実施例の工程を更に詳
しく説明すると次のとおりである。図3は、LOCOS
形成直後の断面図で、従来技術の説明での(7)工程終
了時と同じ構造である。

【0019】その後、ゲート酸化膜形成後、第1の導電
体膜としてポリシリコンを成膜し、これによりポリシリ
コンゲート(膜厚:400nm)を形成する。このと
き、ポリシリコン抵抗のコンタクト予定領域に、このゲ
ートポリシリコン形成用の導電体膜を同層でパターニン
グする(この領域に残しておく)。LDD領域にイオン
注入後、サイドウォールSiO14を形成し、その後、ベ
ース領域、ソース・ドレイン(ベースコンタクト)領
域、コレクタコンタクト領域にそれぞれイオン注入を行
う。これにより図4の構造とする。

【0020】次いで、TEOS SiO2 を100nm
形成し、絶縁膜10とする。エミッタ予定領域と、ポリシ
リコン抵抗予定領域の該絶縁膜10(TEOS SiO2
膜)を除去する。次に第2の導電体膜11、11′としてポ
リシリコンを70nmCVDにて形成し、エミッタ領域
と抵抗領域のそれぞれにイオン注入にて不純物を注入す
る。例えば、エミッタ領域には、Asを70KeV、1
×1016cmで、抵抗領域には、BF2 を70KeV、
1×1014でイオン注入する。ポリシリコン導電体膜を
パターニングして、エミッタポリシリコン(導電体膜1
1)と、抵抗ポリシリコン(導電体膜11′)パターンを
形成する。これにより図5の構造とする。

【0021】更にBPSG(600nm)をCVDにて
形成し、コンタクトを開孔する。このとき、トランジス
タのコンタクト領域の膜厚(700nm)を開孔するマ
ージンを含んだ条件にて、RIEエッチングを行う。当
然、従来技術の問題点として説明したように、抵抗に用
いているポリシリコンは削られるが、ここの領域は、図
2に示すように実質膜厚470nmなので、数十nm削
られても、コンタクトの信頼性は充分保たれる。

【0022】上述したように、本実施例によれば、Bi
CMOS型半導体装置、特にバイポーラトランジスタと
MOSトランジスタとポリシリコン抵抗を同一基板上に
形成したBiCMOS型半導体装置において、従来の製
造工程を追加・変更することなしに、膜厚を充分に薄く
して抵抗値を高くしたポリシリコン抵抗を、コンタクト
工程にけるオーバーエッチングによりコンタクト領域の
ポリシリコン膜厚が薄くなってしまうという問題なしに
形成することができる。

【0023】よって、信頼性の向上した半導体装置を得
ることができ、ポリシリコン抵抗におけるコンタクト抵
抗の低減を実現できる半導体装置を提供できる。

【0024】なお、本実施例では、PNPトランジス
タ、PMOS、Poly−Si抵抗のみ記したが、実際
には、この他にも、NMOS、PNPトランジスタ、容
量等の素子が作りこまれることは言うまでもない。

【0025】実施例2 実施例1では、導電体膜としてポリシリコンを用いた
が、ここでは金属により形成した。本例でも、実施例1
と同じ効果を得ることができる。

【0026】実施例3 実施例3では、導電体膜としてポリシリコンを用いた
が、ここではポリシリコンと金属の合金物質から成る物
質による形成した。本例でも実施例1と同じ効果を得る
ことができる。

【0027】

【発明の効果】本発明によれば、ポリシリコン等の導電
体により形成された抵抗を有する半導体装置において、
所望の方法で、例えば微細加工を実現するRIE法によ
って、膜厚の薄い高抵抗のポリシリコン(導電体)抵抗
のコンタクトを高信頼性で得ることができる半導体装
置、及びかかる半導体装置を信頼性良く形成する方法を
提供することができる。

【図面の簡単な説明】

【図1】実施例1のBiCMOSトランジスタの断面図
である。

【図2】実施例1のBiCMOSトランジスタのポリシ
リコン抵抗のコンタクト部を示す図で、図1のA部拡大
図である。

【図3】実施例1の工程を断面図で示すものである
(1)。

【図4】実施例1の工程を断面図で示すものである
(2)。

【図5】実施例1の工程を断面図で示すものである
(3)。

【図6】実施例1のBiCMOSトランジスタの要部の
パターンを平面で示す図である。

【図7】従来例の断面図である。

【図8】従来例のポリシリコン抵抗のコンタクト部を示
す図で、図7のA部拡大図である。

【符号の説明】

1 基板 7、7′、7″ 第1の導電体膜 10 絶縁膜 11、11′ 第2の導電体膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】バイポーラトランジスタとMOSトランジ
    スタと任意の導電体膜により形成された抵抗からなるB
    iCMOS型半導体装置において、 上記バイポーラトランジスタのエミッタ形成のための不
    純物源及びエミッタ取り出し電極をなしている上記任意
    の導電体膜と同層の導電体によって形成されている上記
    抵抗の電極取り出し領域に、上記MOSトランジスタの
    ゲートをなしている任意の導電体膜と同層の導電体膜が
    存在することを特徴とするBiCMOS型半導体装置。
  2. 【請求項2】任意の導電体が、多結晶シリコンからなる
    ことを特徴とする請求項1記載のBiCMOS型半導体
    装置。
  3. 【請求項3】任意の導電体が、金属からなることを特徴
    とする請求項1記載のBiCMOS型半導体装置。
  4. 【請求項4】任意の導電体が、多結晶シリコンと金属の
    合金物質からなることを特徴とする請求項1記載のBi
    CMOS型半導体装置。
  5. 【請求項5】抵抗をなしている導電体膜が高抵抗体であ
    り、MOSトランジスタのゲートをなしている導電体膜
    が低抵抗体であることを特徴とする請求項1記載のBi
    CMOS型半導体装置。
  6. 【請求項6】請求項1のBiCMOS型半導体装置の製
    造方法であって、 半導体基板のMOSトランジスタを形成すべき領域のゲ
    ート絶縁膜上と、任意の導電体膜によって形成される抵
    抗の電極取り出しを形成すべき領域の基板表面上とに、
    第1の導電体膜を形成する工程と、 前記基板表面上に、絶縁膜を形成する工程と、 バイポーラトランジスタのエミッタ及び任意の導電体膜
    による抵抗を形成すべき領域の前記絶縁膜を除去する工
    程と、 前記バイポーラトランジスタのエミッタを形成すべき領
    域の前記絶縁膜の開孔領域を含む任意の領域と、前記任
    意の導電体膜による抵抗の電極取り出しを形成すべき領
    域を少なくとも含む前記任意の導電体膜による抵抗を形
    成する領域に、第2の導電体膜を形成する工程とを少な
    くとも有することを特徴とするBiCMOS型半導体装
    置の製造方法。
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