JPS6020534A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6020534A JPS6020534A JP12767583A JP12767583A JPS6020534A JP S6020534 A JPS6020534 A JP S6020534A JP 12767583 A JP12767583 A JP 12767583A JP 12767583 A JP12767583 A JP 12767583A JP S6020534 A JPS6020534 A JP S6020534A
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- polycrystalline silicon
- phosphorus
- doped
- arsenic
- emitter
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は多結晶シリコンを配線に使用するトランジスタ
を備えた半導体装置に関するもので、特に、素子の微細
化に必要なヒ素と配線の低抵抗化に必要なリンとを自己
整合法により簡い分けて信号遅延時間を減少させること
を図ったものである。
を備えた半導体装置に関するもので、特に、素子の微細
化に必要なヒ素と配線の低抵抗化に必要なリンとを自己
整合法により簡い分けて信号遅延時間を減少させること
を図ったものである。
多結晶シリコンを配線に用いるトランジスタにおいて、
多結晶シリコン層には、微細化の目的のために、ヒ素が
ドープされていた。例えば文献ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ １）ｅｖｉｃｅ
。
多結晶シリコン層には、微細化の目的のために、ヒ素が
ドープされていた。例えば文献ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ １）ｅｖｉｃｅ
。
ＶＯｌ、 ＥＤ−２７（１９８０）ｐＩ） １３７９”
５ｕｌ）ｎａｎｏｓｅｃｏｎｄ ５ｅｌｆ −Ａｌ
ｉｇｎｅｄ Ｉ”Ｌ／ ＭＴＬＣｉｒｃｕｉｔｓ”にお
いては、ヒ素がドープされた多結晶シリコンを用いてＩ
２Ｌ のコレクタを形成している。このようにバイポー
ラトランジスタのコレクタあるいはエミッタにヒ素をド
ープした多結晶シリコンを用いるのは、プロファイルが
急峻にできて微細化に好都合だからである。
５ｕｌ）ｎａｎｏｓｅｃｏｎｄ ５ｅｌｆ −Ａｌ
ｉｇｎｅｄ Ｉ”Ｌ／ ＭＴＬＣｉｒｃｕｉｔｓ”にお
いては、ヒ素がドープされた多結晶シリコンを用いてＩ
２Ｌ のコレクタを形成している。このようにバイポー
ラトランジスタのコレクタあるいはエミッタにヒ素をド
ープした多結晶シリコンを用いるのは、プロファイルが
急峻にできて微細化に好都合だからである。
他方、多結晶シリコンを配線に用いる場合、ヒ素ドープ
の多結晶シリコンは、リンドープの多結晶シリコンに比
べて、配線抵抗が大きく、集積回路を構成した場合の信
号伝播遅延が問題となる。
の多結晶シリコンは、リンドープの多結晶シリコンに比
べて、配線抵抗が大きく、集積回路を構成した場合の信
号伝播遅延が問題となる。
があった。
本発明の目的は、上記した不都合を解消し、素子の微細
化と配線の低抵抗化とを両立させることのできる半導体
装置を提供することにある。
化と配線の低抵抗化とを両立させることのできる半導体
装置を提供することにある。
〔発明の概要〕
本発明の特徴は、上記目的を達成するために、トランジ
スタのエミッタ上の多結晶シリコンにはヒ素をドープし
、エミッタ上以外の配線用多結晶シリコンにはヒ素とリ
ンあるいはリンのみのいずれかを自己整合法により′ド
ープする構成とするにある。
スタのエミッタ上の多結晶シリコンにはヒ素をドープし
、エミッタ上以外の配線用多結晶シリコンにはヒ素とリ
ンあるいはリンのみのいずれかを自己整合法により′ド
ープする構成とするにある。
以下、図面により本発明を説明する。
第１図は本発明の第１の実施例を示し、本発明をプレー
ナ構造の接合分離バイポーラトランジスタに適用した場
合のものである。以下、実施例構造を工程順に述べる。
ナ構造の接合分離バイポーラトランジスタに適用した場
合のものである。以下、実施例構造を工程順に述べる。
まず図（ａ）で示すように、ｐ型半導体基板１にｎ型埋
込層２を形成し、ｎ型エピタキシャル層３を形成し、ｐ
型分離層４を形成し、ｐ型ベース拡散層５を形成し、表
面に酸化膜２０を形成し、次にリンの拡散源となる膜と
して、例えばリンガラス層２１を形成する。その後エミ
ッタおよびコレクタ取出し領域６，７ｆ：パターニング
し、ヒ素のイオン打込により形成し、多結晶シリコン層
８を堆積させて図（ｂ）のような形状とする。ここで、
多結晶シリコン層８は、ノンドープの多結晶シリコンを
堆積した後にヒ素インプラによりヒ素ドープするかヒ素
ドープの多結晶シリコンを用いる。またエミッタおよび
コレクタ取出し領域を多結晶シリコンからヒ素を拡散さ
せて形成してもよい。
込層２を形成し、ｎ型エピタキシャル層３を形成し、ｐ
型分離層４を形成し、ｐ型ベース拡散層５を形成し、表
面に酸化膜２０を形成し、次にリンの拡散源となる膜と
して、例えばリンガラス層２１を形成する。その後エミ
ッタおよびコレクタ取出し領域６，７ｆ：パターニング
し、ヒ素のイオン打込により形成し、多結晶シリコン層
８を堆積させて図（ｂ）のような形状とする。ここで、
多結晶シリコン層８は、ノンドープの多結晶シリコンを
堆積した後にヒ素インプラによりヒ素ドープするかヒ素
ドープの多結晶シリコンを用いる。またエミッタおよび
コレクタ取出し領域を多結晶シリコンからヒ素を拡散さ
せて形成してもよい。
次に、熱処理と行い、リンガラス２１から多結晶シリコ
ン８ヘリンを拡散させて、多結晶シリコンへリンをドー
プし、リンドープの多結晶シリコン層８′を形成する。
ン８ヘリンを拡散させて、多結晶シリコンへリンをドー
プし、リンドープの多結晶シリコン層８′を形成する。
このときエミッタおよびコレクタ取出し領域６，７上は
リンガラス層２１が存在しないため、６．７上の多結晶
シリコンＫＢリンはドープされず、エミッタ領域にはリ
ンはドープされずにエミッタ領域上以外の多結晶シリコ
ンへ自己整合的にリンをドープすることができる。
リンガラス層２１が存在しないため、６．７上の多結晶
シリコンＫＢリンはドープされず、エミッタ領域にはリ
ンはドープされずにエミッタ領域上以外の多結晶シリコ
ンへ自己整合的にリンをドープすることができる。
次に、多結晶シリコンのパターニングを行い図（Ｃ）の
構造とする。ここでは多結晶シリコンだけをパターニン
グしているが、ここで、リンガラス２１も同時にパター
ニングしてもよい。次に保護酸化膜１０を形成し、ベー
ス金属電極９を形成して図（ｄ）に示すようなトランジ
スタが形成できる。
構造とする。ここでは多結晶シリコンだけをパターニン
グしているが、ここで、リンガラス２１も同時にパター
ニングしてもよい。次に保護酸化膜１０を形成し、ベー
ス金属電極９を形成して図（ｄ）に示すようなトランジ
スタが形成できる。
このトランジスタの千面図を図（ｅ）に、断面Ｂ−Ｂ’
を図（ｆ）に示す。
を図（ｆ）に示す。
以上のように本実施例によれば、多結晶シリコン層８，
８′はエミッタとコレクタの電極及び配線として用いら
れており、ペースの金属電極９とで２層配線を可能にし
、高集積化を可能にしている。ここで多結晶シリコン層
８は、トランジスタのエミッタ領域６上で用いられるも
のでありヒ素をドープする。これは、微細化トランジス
タでは、エミッタ不純物として、ヒ素を用いることが多
く、その理由は、ヒ素を用いることでリンを用いる場合
に比べて、拡散係数が小さく拡散層形成の制呻が容易で
あること、急峻な不純物分布が得られるからである。し
かし、ヒ素ドープの多結晶シリコンノ脅では比抵抗が約
２ Ｘ ｌ Ｏ−３Ωａｎと大きく、配線用として不都
合を生じることは前述した通りである。そこで、本実施
例では、トランジスタ自身の特性に重要なエミッタ上で
はヒ素だけをドープした多結晶シリコン層８とし、エミ
ッタ上以外の配線用多結晶シリコン層８′には、ヒ素に
さらに濃度１０ ” ｃｍ−３のリンをリンガラスより
自己整合によりドープする方式となっている。これによ
り、配線用多結晶シリコン層８′の比抵抗は４Ｘ１０”
Ω錆となり、ヒ素だけをドーグした多結晶シリコン層８
の比抵抗に対して約１１５に減少させることができた。
８′はエミッタとコレクタの電極及び配線として用いら
れており、ペースの金属電極９とで２層配線を可能にし
、高集積化を可能にしている。ここで多結晶シリコン層
８は、トランジスタのエミッタ領域６上で用いられるも
のでありヒ素をドープする。これは、微細化トランジス
タでは、エミッタ不純物として、ヒ素を用いることが多
く、その理由は、ヒ素を用いることでリンを用いる場合
に比べて、拡散係数が小さく拡散層形成の制呻が容易で
あること、急峻な不純物分布が得られるからである。し
かし、ヒ素ドープの多結晶シリコンノ脅では比抵抗が約
２ Ｘ ｌ Ｏ−３Ωａｎと大きく、配線用として不都
合を生じることは前述した通りである。そこで、本実施
例では、トランジスタ自身の特性に重要なエミッタ上で
はヒ素だけをドープした多結晶シリコン層８とし、エミ
ッタ上以外の配線用多結晶シリコン層８′には、ヒ素に
さらに濃度１０ ” ｃｍ−３のリンをリンガラスより
自己整合によりドープする方式となっている。これによ
り、配線用多結晶シリコン層８′の比抵抗は４Ｘ１０”
Ω錆となり、ヒ素だけをドーグした多結晶シリコン層８
の比抵抗に対して約１１５に減少させることができた。
なお、配線用多結晶シリコン層８′は、リンガラス２１
からの拡散により自己整合で形成できるため、マスク枚
数を増加させることなく、効率的に低抵抗化および微細
化が可能となる。
からの拡散により自己整合で形成できるため、マスク枚
数を増加させることなく、効率的に低抵抗化および微細
化が可能となる。
第２図は本発明の第２の実施例を示すもので、これは特
願昭５６−１５０７４１号に記載した・くイボーラトラ
ンジスタに本発明を適用した場合である。
願昭５６−１５０７４１号に記載した・くイボーラトラ
ンジスタに本発明を適用した場合である。
以下、実施例構造を工程順に述べる。まず図（ａ）に示
すように、ｐ型基板１にｎ型埋込層２を形成し、ｎ型エ
ピタキシャル層３を形成し、酸化膜２０を形成し、選択
酸化により分離用酸化膜４０を形成し、コレクタ取出し
ｎ型拡散層３０を形成し、ｐ型ベース拡散層５を形成す
る。次に窒化膜２２を堆積させ、次にリンの拡散源とな
る膜として、例えばリンガラス２１を堆積させて図（ｂ
）の構造とする。次に、エミッタおよびコレクタ取出し
領域６゜７を、マスクを用いてリンガラス２１．窒化膜
２２、酸化膜２０を選択的に除去し、ヒ素のイオン打込
あるいは後で堆積させる多結晶ゾリコニノよりヒ素拡散
させて形成して図（Ｃ）の構造とする。次に、ヒ素ドー
プの多結晶シリコンを堆積させるか、ノンドープの多結
晶シリコンを堆積した後にヒ素ドープを行い多結晶シリ
コン層８を形成して図（ｄ）の構造とする。ここで、熱
処理によりリンガラス２１から多結晶シリコン層８ヘリ
ンを拡散させてリンドープ多結晶シリコン８′を形成す
る。このとき、エミッタおよびコレクタ取出し部６，７
上はリンガラスが存在しないため、リンドープされず、
ヒ素ドープ多結晶シリコンのままであり、６゜７上以外
の多結晶シリコンへ自己整合によりリンがドープされる
。このときの平面図を図（ｅ）に示す。
すように、ｐ型基板１にｎ型埋込層２を形成し、ｎ型エ
ピタキシャル層３を形成し、酸化膜２０を形成し、選択
酸化により分離用酸化膜４０を形成し、コレクタ取出し
ｎ型拡散層３０を形成し、ｐ型ベース拡散層５を形成す
る。次に窒化膜２２を堆積させ、次にリンの拡散源とな
る膜として、例えばリンガラス２１を堆積させて図（ｂ
）の構造とする。次に、エミッタおよびコレクタ取出し
領域６゜７を、マスクを用いてリンガラス２１．窒化膜
２２、酸化膜２０を選択的に除去し、ヒ素のイオン打込
あるいは後で堆積させる多結晶ゾリコニノよりヒ素拡散
させて形成して図（Ｃ）の構造とする。次に、ヒ素ドー
プの多結晶シリコンを堆積させるか、ノンドープの多結
晶シリコンを堆積した後にヒ素ドープを行い多結晶シリ
コン層８を形成して図（ｄ）の構造とする。ここで、熱
処理によりリンガラス２１から多結晶シリコン層８ヘリ
ンを拡散させてリンドープ多結晶シリコン８′を形成す
る。このとき、エミッタおよびコレクタ取出し部６，７
上はリンガラスが存在しないため、リンドープされず、
ヒ素ドープ多結晶シリコンのままであり、６゜７上以外
の多結晶シリコンへ自己整合によりリンがドープされる
。このときの平面図を図（ｅ）に示す。
次に多結晶シリコン層８，８′とリンガラス２１のパタ
ーニングを行い図Ｃｆ）の構造となる。その後の工程は
、特願昭５６−１５０７４１ 号記載の発明の場合と同
様である。即ち、多結晶シリコンを酸化して酸化膜６０
を形成して図（ｇ）の構造と１］る。次にペースのコン
タクトを取るために、コンタクト部の窒化膜と酸化膜を
エツチングし、ベースコンタ名トのオーミック電極取出
しのためのｐ＋層５０を形成して、金属電極９を五ける
。図（ｈ）は完成した素子の断面図を示したものである
。本実施例からもわかるように、本発明を用いれば、エ
ミッタ領域上以外の多結晶シリコン層を自己整合でリン
ドープできるため、トランジスタのエミッタ拡散深さを
、ヒ素を用いて制御し、かつ、配線用多結晶シリコン層
の抵抗をヒ素ドーグだけの場合に比べて約１１５と大幅
に減少できる。
ーニングを行い図Ｃｆ）の構造となる。その後の工程は
、特願昭５６−１５０７４１ 号記載の発明の場合と同
様である。即ち、多結晶シリコンを酸化して酸化膜６０
を形成して図（ｇ）の構造と１］る。次にペースのコン
タクトを取るために、コンタクト部の窒化膜と酸化膜を
エツチングし、ベースコンタ名トのオーミック電極取出
しのためのｐ＋層５０を形成して、金属電極９を五ける
。図（ｈ）は完成した素子の断面図を示したものである
。本実施例からもわかるように、本発明を用いれば、エ
ミッタ領域上以外の多結晶シリコン層を自己整合でリン
ドープできるため、トランジスタのエミッタ拡散深さを
、ヒ素を用いて制御し、かつ、配線用多結晶シリコン層
の抵抗をヒ素ドーグだけの場合に比べて約１１５と大幅
に減少できる。
第３図は本発明の第３の実施例の説明図であり第２の実
施例と同様な工程でＩ２Ｌ （ＩｎｔｅｇｒａｔｅｄＪ
ｎｊｅｃｔｉｏｎ ｌｏｇｉｃ ）を形成した場合であ
り、図（→は平面図、図（ｂ）はＡ−Ａ’の断面図であ
り、記号は第２図と同じである。本実施例のような構造
のＩ２Ｌ では、コレクタ配線に多結晶シリコンを用い
るため、多結晶シリコン層の抵抗が大きいと、遅延時間
の増大、動作範囲の減少が生じる。本実施例では配線抵
抗を約１１５に大巾に減少できるため、高性能なＩ２Ｌ
回路を形成することができる。
施例と同様な工程でＩ２Ｌ （ＩｎｔｅｇｒａｔｅｄＪ
ｎｊｅｃｔｉｏｎ ｌｏｇｉｃ ）を形成した場合であ
り、図（→は平面図、図（ｂ）はＡ−Ａ’の断面図であ
り、記号は第２図と同じである。本実施例のような構造
のＩ２Ｌ では、コレクタ配線に多結晶シリコンを用い
るため、多結晶シリコン層の抵抗が大きいと、遅延時間
の増大、動作範囲の減少が生じる。本実施例では配線抵
抗を約１１５に大巾に減少できるため、高性能なＩ２Ｌ
回路を形成することができる。
第４図は本発明の第４の実施例を示すものであり、本発
明でクロスアンダ−抵抗を形成した場合であシ、工程や
ａＣ号は第２図と同じである。ただし、９０は金属配線
、９１．９２は交叉金属配線である。本発明によれば抵
抗値を１１５に減少させることができるため、配線抵抗
１直を大きくできないアナログ回路においても配線やク
ロスアンダ−抵抗として広く利用でき、配線効率がよく
なり高集積化が可能となる。
明でクロスアンダ−抵抗を形成した場合であシ、工程や
ａＣ号は第２図と同じである。ただし、９０は金属配線
、９１．９２は交叉金属配線である。本発明によれば抵
抗値を１１５に減少させることができるため、配線抵抗
１直を大きくできないアナログ回路においても配線やク
ロスアンダ−抵抗として広く利用でき、配線効率がよく
なり高集積化が可能となる。
第５図は本発明の第５の実施例を示すものであり、第２
の実施例のトランジスタに、多結晶シリコン高抵抗を共
存させる場合の説明図である。以下工程順に説明する。
の実施例のトランジスタに、多結晶シリコン高抵抗を共
存させる場合の説明図である。以下工程順に説明する。
ｐ型基板ＩＶＣｎ型埋込層を形成し、ｎ型エピタキシャ
ル層を形成し、酸化膜を形成し、次に選択酸化により分
離用酸化膜４０を形成する。次に第２の実施例と同様に
、コレクタ取出し拡散、ベース拡散層を形成する。次に
窒化膜２２を堆積させ、次にリンの拡散源となる膜とし
て例えばリンガラス２１を堆積させる。次に、エミッタ
領域と多結晶シリコン抵抗部をマスクを用いて、リンガ
ラス２１．窒化膜２２．ｖ化膜２０を選択的に除去する
。この時、多結晶シリコン抵抗部は厚い分離用酸化膜上
であるため図（ａ）の構造となる。次に第２の実施例と
同様にエミッタ拡散層を形成し、多結晶シリコンを堆積
し、次にイオン打込によりヒ素をドープしヒ素ドーグ多
結晶シリコン層８を形成し、次に熱処理によシリンガラ
スからリンを拡散してリンドープ多結晶シリコン層８′
を形成する。次に、多結晶シリコン抵抗部の抵抗率を任
意の値に制御するためにイオン打込等により抵抗部へ選
択的に不純物をドープして抵抗となる多結晶シリコン層
８“を形成する。
ル層を形成し、酸化膜を形成し、次に選択酸化により分
離用酸化膜４０を形成する。次に第２の実施例と同様に
、コレクタ取出し拡散、ベース拡散層を形成する。次に
窒化膜２２を堆積させ、次にリンの拡散源となる膜とし
て例えばリンガラス２１を堆積させる。次に、エミッタ
領域と多結晶シリコン抵抗部をマスクを用いて、リンガ
ラス２１．窒化膜２２．ｖ化膜２０を選択的に除去する
。この時、多結晶シリコン抵抗部は厚い分離用酸化膜上
であるため図（ａ）の構造となる。次に第２の実施例と
同様にエミッタ拡散層を形成し、多結晶シリコンを堆積
し、次にイオン打込によりヒ素をドープしヒ素ドーグ多
結晶シリコン層８を形成し、次に熱処理によシリンガラ
スからリンを拡散してリンドープ多結晶シリコン層８′
を形成する。次に、多結晶シリコン抵抗部の抵抗率を任
意の値に制御するためにイオン打込等により抵抗部へ選
択的に不純物をドープして抵抗となる多結晶シリコン層
８“を形成する。
ここで、更に高い抵抗率を得るために、ヒ素インプラの
際にマスクを用いて抵抗部を被い、抵抗部多結晶シリコ
ンにヒ素がドープされないようにすることもできる。こ
こまでの工程で図（１〕）の構造となる。以下の工程は
第２の実施例と同一であり多結晶シリコン層のバターニ
ングを行い、次にリンガラス膜２１を除去し図（Ｃ）の
構造とする。次に多結晶シリコンの選択酸化を行い酸化
膜６０を形成し、この酸化膜をマスクとして窒化膜２２
と酸化膜２０を除去し、ベースコンタクトのオーミック
電極取出しのためのｐ“層を形成し、次に多結晶シリコ
ンとのコンタクトを取るために選択的に酸化膜６０を除
去し、次に金属電極９０を形成し図（ｄ）の構造とし完
成する。
際にマスクを用いて抵抗部を被い、抵抗部多結晶シリコ
ンにヒ素がドープされないようにすることもできる。こ
こまでの工程で図（１〕）の構造となる。以下の工程は
第２の実施例と同一であり多結晶シリコン層のバターニ
ングを行い、次にリンガラス膜２１を除去し図（Ｃ）の
構造とする。次に多結晶シリコンの選択酸化を行い酸化
膜６０を形成し、この酸化膜をマスクとして窒化膜２２
と酸化膜２０を除去し、ベースコンタクトのオーミック
電極取出しのためのｐ“層を形成し、次に多結晶シリコ
ンとのコンタクトを取るために選択的に酸化膜６０を除
去し、次に金属電極９０を形成し図（ｄ）の構造とし完
成する。
本実施例によれば、微細化のために必要なヒ素ドープ多
結晶シリコンと、配線抵抗減少のために必要なリンドー
プ多結晶シリコンと、抵抗形成のために必要な高抵抗多
結晶シリコンを容易に形成することができる。このため
、従来の拡散層抵抗に比べ電圧依存性および寄生＆ｌＦ
ｔの小さい抵抗が形成でき、また配線抵抗もヒ素ドープ
の場合に比べて約１１５と大巾に減少できるため、高周
波特性の優れた集積回路が形成可能となる。
結晶シリコンと、配線抵抗減少のために必要なリンドー
プ多結晶シリコンと、抵抗形成のために必要な高抵抗多
結晶シリコンを容易に形成することができる。このため
、従来の拡散層抵抗に比べ電圧依存性および寄生＆ｌＦ
ｔの小さい抵抗が形成でき、また配線抵抗もヒ素ドープ
の場合に比べて約１１５と大巾に減少できるため、高周
波特性の優れた集積回路が形成可能となる。
以上第１から第５の実施例では、リンの拡散源としてリ
ンガラスを用いて説明したが、リンガラスの他に、リン
をドーグした多結晶シリコンを用いることもできる。リ
ンドーグの多結晶シリコンを用いる場合には、配線部と
なる多結晶シリコン層が厚く形成できるため、更に配線
抵抗を減少させることができる。
ンガラスを用いて説明したが、リンガラスの他に、リン
をドーグした多結晶シリコンを用いることもできる。リ
ンドーグの多結晶シリコンを用いる場合には、配線部と
なる多結晶シリコン層が厚く形成できるため、更に配線
抵抗を減少させることができる。
以上述べてきたように、本発明によれば、トランジスタ
素子の微細化に必要なヒ素ドープと、配線用多結晶シリ
コンに必要なリンドープとを自己整合で使い分ける構成
としたことにより、トランジスタの特性を阻害すること
なく配線部分の抵抗値を大幅に低減させることが可能と
なり、集積回路の信号遅延時間を減少させることができ
る。
素子の微細化に必要なヒ素ドープと、配線用多結晶シリ
コンに必要なリンドープとを自己整合で使い分ける構成
としたことにより、トランジスタの特性を阻害すること
なく配線部分の抵抗値を大幅に低減させることが可能と
なり、集積回路の信号遅延時間を減少させることができ
る。
また、多結晶シリコンを用いた高抵抗も容易に形成でき
、電圧依存性および寄生容量が大巾に減少できるために
、抵抗による周波数上限を克服した高周波特性に優れた
集積回路を形成でき、る。
、電圧依存性および寄生容量が大巾に減少できるために
、抵抗による周波数上限を克服した高周波特性に優れた
集積回路を形成でき、る。
第１図は本発明の第１の実施例説明図で（ａ）、（ｂ）
。 （Ｃ） 、 （ｄ） 、 （ｆ）は断面図、（ｅ）は平
面図、第２図は本発明の第２の実施例説明図で（ａ）
、 （ｂ） 、 （Ｃ） 、 （ｄ） 、 （ｆ） 。 （ｇ） 、 （ｈ）は断面図、（ｅ）は平面図、第３図
は本発明の第３の実施例説明図で（ａ）は平面図、（ｂ
）はその断面図、第４図は本発明の第４の実施例説明図
で（ａ）は平面図、（ｂ）は断面図、第５図は本発明の
第５の実施例説明図であシ（ａ）、（ｂ）、 （Ｃ）、
（ｄ）は断面図である。 ｌ・・・半導体基板、２・・・ｎ型珈込層、３・・・エ
ピタキシャル層、４・・・分離拡散層、５．５’・・・
ペース領域、６・・・エミッタ領域、７．３０・・・コ
レクタ取出し領域、８・・・ヒ素ドーグ多結晶シリコン
、８′・・・配線用（ヒ素とリンドープ）多結晶シリコ
ン、９゜９’ 、９０，９１．９２・・・金属電極、２
０，４０゜６０・・・酸化膜、２１・・・リンガラス、
２２・・・窒化膜、Ｙ １ （２） （α） 第、１ 図 （ｅ） 第 Ｚ 口 （α） ￥Ｊ２１２１１１ （ｅン 第 ５ 図 （α） １ （ｄ） １６６
。 （Ｃ） 、 （ｄ） 、 （ｆ）は断面図、（ｅ）は平
面図、第２図は本発明の第２の実施例説明図で（ａ）
、 （ｂ） 、 （Ｃ） 、 （ｄ） 、 （ｆ） 。 （ｇ） 、 （ｈ）は断面図、（ｅ）は平面図、第３図
は本発明の第３の実施例説明図で（ａ）は平面図、（ｂ
）はその断面図、第４図は本発明の第４の実施例説明図
で（ａ）は平面図、（ｂ）は断面図、第５図は本発明の
第５の実施例説明図であシ（ａ）、（ｂ）、 （Ｃ）、
（ｄ）は断面図である。 ｌ・・・半導体基板、２・・・ｎ型珈込層、３・・・エ
ピタキシャル層、４・・・分離拡散層、５．５’・・・
ペース領域、６・・・エミッタ領域、７．３０・・・コ
レクタ取出し領域、８・・・ヒ素ドーグ多結晶シリコン
、８′・・・配線用（ヒ素とリンドープ）多結晶シリコ
ン、９゜９’ 、９０，９１．９２・・・金属電極、２
０，４０゜６０・・・酸化膜、２１・・・リンガラス、
２２・・・窒化膜、Ｙ １ （２） （α） 第、１ 図 （ｅ） 第 Ｚ 口 （α） ￥Ｊ２１２１１１ （ｅン 第 ５ 図 （α） １ （ｄ） １６６
Claims (1)
- 【特許請求の範囲】 ■、多結晶シリコンを配線とするトランジスタを備えた
半導体装置において、トランジスタのエミッタ領域上の
多結晶シリコンにはヒ素をドープし、エミッタ領域上以
外の多結晶シリコンには自己整合によりヒ素とリンある
いはリンのみのいずれかをドープしたことを特徴とする
半導体装置。 ２、特許請求の範囲第１項記載の半導体装置におて、抵
抗として用いる部分の多結晶シリコンには高濃度のリン
をドープしないことを特徴とする半導体装置。 ３、エミッタ領域上以外の多結晶シリコンの下にリンの
拡散源となるリンを含む膜が存在し、この膜から多結晶
シリコンヘリンをドープすることを特徴とする半導体装
置の製造方法。 ４、特許請求の範囲第３項記載の半導体装置の製造方法
において、抵抗として用いる部分の多結晶シリコンの下
の、リンの拡散源となるリンを含む膜を除去し、この膜
から多結晶シリコンへリンがドープされないことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12767583A JPS6020534A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12767583A JPS6020534A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020534A true JPS6020534A (ja) | 1985-02-01 |
Family
ID=14965932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12767583A Pending JPS6020534A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020534A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141369A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5013677A (en) * | 1989-06-19 | 1991-05-07 | Sony Corporation | Method for manufacture of semiconductor device |
| JP2015516572A (ja) * | 2012-04-16 | 2015-06-11 | フェーズ２ マイクロテクノロジーズ， エルエルシー | 自動校正を用いる測定デバイス |
-
1983
- 1983-07-15 JP JP12767583A patent/JPS6020534A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141369A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5013677A (en) * | 1989-06-19 | 1991-05-07 | Sony Corporation | Method for manufacture of semiconductor device |
| JP2015516572A (ja) * | 2012-04-16 | 2015-06-11 | フェーズ２ マイクロテクノロジーズ， エルエルシー | 自動校正を用いる測定デバイス |
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