JPH11297708A - 半導体装置及びその形成方法 - Google Patents
半導体装置及びその形成方法Info
- Publication number
- JPH11297708A JPH11297708A JP10095075A JP9507598A JPH11297708A JP H11297708 A JPH11297708 A JP H11297708A JP 10095075 A JP10095075 A JP 10095075A JP 9507598 A JP9507598 A JP 9507598A JP H11297708 A JPH11297708 A JP H11297708A
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- forming
- collector
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 105
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 105
- 239000010703 silicon Substances 0.000 claims abstract description 105
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 37
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 145
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 105
- 229920005591 polysilicon Polymers 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 55
- 229910052698 phosphorus Inorganic materials 0.000 claims description 50
- 239000011574 phosphorus Substances 0.000 claims description 50
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 46
- 239000012535 impurity Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 37
- 239000013078 crystal Substances 0.000 claims description 28
- 238000001312 dry etching Methods 0.000 claims description 28
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 27
- 229910052796 boron Inorganic materials 0.000 claims description 20
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 19
- 238000000206 photolithography Methods 0.000 claims description 19
- 229910045601 alloy Inorganic materials 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- -1 phosphorus ions Chemical class 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 2
- 238000002109 crystal growth method Methods 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 83
- 229910052814 silicon oxide Inorganic materials 0.000 description 83
- 229910000838 Al alloy Inorganic materials 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 230000001133 acceleration Effects 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-BJUDXGSMSA-N Boron-10 Chemical compound [10B] ZOXJGFHDIHLPTG-BJUDXGSMSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
- H01L29/0826—Pedestal collectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 寄生容量の低減と、コレクタ濃度の設計を低
くすることと、遮断周波数ｆTを向上することを課題と
する。 【解決手段】 エピタキシャル法またはイオン注入法等
で形成したバイポーラ・トランジスタの半導体装置にお
いて、直上にエミッタが形成されるベース領域を真性ベ
ースとし、その周辺領域を外部ベース領域として、前記
バイポーラ・トランジスタのコレクタ用エピタキシャル
シリコン層のうちで、まず、開口部を形成する際にフォ
トレジストが付いている状態でｎ+型埋め込み層に近い
領域にイオン注入法によってコレクタ領域を高濃度化
し、次に前記ベース領域を形成してから、イオン注入法
によって前記ベース領域直下のコレクタ領域を高濃度化
することにより形成されることを特徴とする。
くすることと、遮断周波数ｆTを向上することを課題と
する。 【解決手段】 エピタキシャル法またはイオン注入法等
で形成したバイポーラ・トランジスタの半導体装置にお
いて、直上にエミッタが形成されるベース領域を真性ベ
ースとし、その周辺領域を外部ベース領域として、前記
バイポーラ・トランジスタのコレクタ用エピタキシャル
シリコン層のうちで、まず、開口部を形成する際にフォ
トレジストが付いている状態でｎ+型埋め込み層に近い
領域にイオン注入法によってコレクタ領域を高濃度化
し、次に前記ベース領域を形成してから、イオン注入法
によって前記ベース領域直下のコレクタ領域を高濃度化
することにより形成されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の形成方法に関し、高速性及び低寄生容量の縦型トラン
ジスタやヘテロ接合バイポーラ・トランジスタ等の半導
体装置及びその形成方法に関する。
の形成方法に関し、高速性及び低寄生容量の縦型トラン
ジスタやヘテロ接合バイポーラ・トランジスタ等の半導
体装置及びその形成方法に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタを高速化する
には、遮断周波数ｆTを向上するとともに、寄生容量及
び寄生抵抗を低減する必要がある。寄生容量の代表的な
ものは、コレクタ・ベース間容量ＣCBである。同一の接
合面積当たりで比較するなら、ｐｎ接合容量は、不純物
濃度の低い側の濃度でほぼ決定されるため、コレクタ濃
度の設計がこの容量値ＣCBを決定する。従って、寄生容
量だけに着目すれば、コレクタ濃度をできるだけ低濃度
とすることが望ましい。
には、遮断周波数ｆTを向上するとともに、寄生容量及
び寄生抵抗を低減する必要がある。寄生容量の代表的な
ものは、コレクタ・ベース間容量ＣCBである。同一の接
合面積当たりで比較するなら、ｐｎ接合容量は、不純物
濃度の低い側の濃度でほぼ決定されるため、コレクタ濃
度の設計がこの容量値ＣCBを決定する。従って、寄生容
量だけに着目すれば、コレクタ濃度をできるだけ低濃度
とすることが望ましい。
【０００３】しかし、他方では、遮断周波数ｆTを向上
できるコレクタとは、できるだけ高濃度であることであ
る。その理由は、高電流状態でコレクタ・ベース間空乏
層内部の電界が弱まらない様にするためである。つまり
相互に矛盾する要求を満たす必要がある。
できるコレクタとは、できるだけ高濃度であることであ
る。その理由は、高電流状態でコレクタ・ベース間空乏
層内部の電界が弱まらない様にするためである。つまり
相互に矛盾する要求を満たす必要がある。
【０００４】この様な要求に対して従来の技術には、上
記要件を満足できず、一般に次のような問題があった。
なお、直上にエミッタが形成されるベース領域を真性ベ
ースと呼び、その周辺領域を外部ベース領域と呼ぶこと
とする。
記要件を満足できず、一般に次のような問題があった。
なお、直上にエミッタが形成されるベース領域を真性ベ
ースと呼び、その周辺領域を外部ベース領域と呼ぶこと
とする。
【０００５】［第１の従来技術］図２４は、第１の従来
技術による半導体装置の縦断面図である。図において、
１は、ｐ型シリコン基板、２−ａはｎ+埋め込み層、２
−ｂは隣接するｐ+埋め込み層、３はコレクタ用エピタ
キシャル・シリコン層、４はロコス（ＬＯＣＯＳ：Loca
l Oxidation of Silicon）法からなるシリコン酸化膜、
５はコレクタ引き出し領域、６はシリコン酸化膜、７は
ベース電極用ポリシリコン、８はシリコン酸化膜、１０
は外部ベース、１１は真性ベース、１２は第２のコレク
タ領域、１３はエミッタ電極用ポリシリコン、１４は単
結晶エミッタ領域、１５はシリコン酸化膜、１６−ａは
エミッタ用アルミニウム合金電極、１６−ｂはベース用
アルミニウム合金電極、１６−ｃはコレクタ用アルミニ
ウム合金電極、１０１は第１の開口部、１０２は第２の
開口部、１０３は第３の開口部である。
技術による半導体装置の縦断面図である。図において、
１は、ｐ型シリコン基板、２−ａはｎ+埋め込み層、２
−ｂは隣接するｐ+埋め込み層、３はコレクタ用エピタ
キシャル・シリコン層、４はロコス（ＬＯＣＯＳ：Loca
l Oxidation of Silicon）法からなるシリコン酸化膜、
５はコレクタ引き出し領域、６はシリコン酸化膜、７は
ベース電極用ポリシリコン、８はシリコン酸化膜、１０
は外部ベース、１１は真性ベース、１２は第２のコレク
タ領域、１３はエミッタ電極用ポリシリコン、１４は単
結晶エミッタ領域、１５はシリコン酸化膜、１６−ａは
エミッタ用アルミニウム合金電極、１６−ｂはベース用
アルミニウム合金電極、１６−ｃはコレクタ用アルミニ
ウム合金電極、１０１は第１の開口部、１０２は第２の
開口部、１０３は第３の開口部である。
【０００６】この半導体装置は、エミッタ１４と真性ベ
ース１１と第２のコレクタ１２とで縦型のバイポーラ・
トランジスタが構成され、それぞれシリコン酸化膜６，
８，１５で分離された電極で引き出されている。
ース１１と第２のコレクタ１２とで縦型のバイポーラ・
トランジスタが構成され、それぞれシリコン酸化膜６，
８，１５で分離された電極で引き出されている。
【０００７】この半導体装置では、外部ベース１０の直
下の第２のコレクタ１２のコレクタ濃度も、真性ベース
１１の直下領域のコレクタ濃度と同程度まで高濃度化さ
れている。従って、高速性はある程度得られるとして
も、コレクタ・ベース間容量が増加している。
下の第２のコレクタ１２のコレクタ濃度も、真性ベース
１１の直下領域のコレクタ濃度と同程度まで高濃度化さ
れている。従って、高速性はある程度得られるとして
も、コレクタ・ベース間容量が増加している。
【０００８】また、図２５は、第１の従来技術による半
導体装置の縦断面図の別の例である。図２４と同様な部
分には同一符号を付して説明を省略する。特に本例で
は、コレクタ１２の形態が図２４との大きな相違点であ
る。
導体装置の縦断面図の別の例である。図２４と同様な部
分には同一符号を付して説明を省略する。特に本例で
は、コレクタ１２の形態が図２４との大きな相違点であ
る。
【０００９】この半導体装置では、外部ベース１０の直
下のコレクタ濃度は、真性ベース１１の直下領域のコレ
クタ濃度に比較して低濃度化されている。しかし、真性
ベース１１の直下の高濃度コレクタ領域１２とｎ+型埋
め込み層２−ａとの間には、低濃度であるコレクタ領域
３が存在するので、コレクタ・ベース間容量が小さいと
しても、遮断周波数ｆTの低下が発生する。
下のコレクタ濃度は、真性ベース１１の直下領域のコレ
クタ濃度に比較して低濃度化されている。しかし、真性
ベース１１の直下の高濃度コレクタ領域１２とｎ+型埋
め込み層２−ａとの間には、低濃度であるコレクタ領域
３が存在するので、コレクタ・ベース間容量が小さいと
しても、遮断周波数ｆTの低下が発生する。
【００１０】［第２の従来技術］さらに、図２６は、第
２の従来技術による半導体装置の縦断面図である。ベー
ス領域は、選択性の無いエピタキシャル成長法で形成さ
れている。図において、１はｐ型シリコン基板、２−ａ
はｎ+埋め込み層、２−ｂは隣接するｐ+埋め込み層、３
はコレクタ用エピタキシャル・シリコン層、４はロコス
（ＬＯＣＯＳ：Local Oxidation of Silicon）法からな
るシリコン酸化膜、５はコレクタ引き出し領域、６はシ
リコン酸化膜、７はベース電極用ポリシリコン、８はシ
リコン酸化膜、９は第１のコレクタ領域、１０は外部ベ
ース、１１は真性ベース、１２は第２のコレクタ領域、
１３はエミッタ電極用ポリシリコン、１４は単結晶エミ
ッタ領域、１５はシリコン酸化膜、１６−ａはエミッタ
用アルミニウム合金電極、１６−ｂはベース用アルミニ
ウム合金電極、１６−ｃはコレクタ用アルミニウム合金
電極、である。
２の従来技術による半導体装置の縦断面図である。ベー
ス領域は、選択性の無いエピタキシャル成長法で形成さ
れている。図において、１はｐ型シリコン基板、２−ａ
はｎ+埋め込み層、２−ｂは隣接するｐ+埋め込み層、３
はコレクタ用エピタキシャル・シリコン層、４はロコス
（ＬＯＣＯＳ：Local Oxidation of Silicon）法からな
るシリコン酸化膜、５はコレクタ引き出し領域、６はシ
リコン酸化膜、７はベース電極用ポリシリコン、８はシ
リコン酸化膜、９は第１のコレクタ領域、１０は外部ベ
ース、１１は真性ベース、１２は第２のコレクタ領域、
１３はエミッタ電極用ポリシリコン、１４は単結晶エミ
ッタ領域、１５はシリコン酸化膜、１６−ａはエミッタ
用アルミニウム合金電極、１６−ｂはベース用アルミニ
ウム合金電極、１６−ｃはコレクタ用アルミニウム合金
電極、である。
【００１１】この半導体装置は、エミッタ１４と真性ベ
ース１１と第２のコレクタ１２とで縦型のバイポーラ・
トランジスタが構成され、それぞれシリコン酸化膜６，
８，１５で分離された電極で引き出されている。
ース１１と第２のコレクタ１２とで縦型のバイポーラ・
トランジスタが構成され、それぞれシリコン酸化膜６，
８，１５で分離された電極で引き出されている。
【００１２】この構造の場合、Ｓｉコレクタ領域１２の
上は全て、エピタキシャル成長された単結晶ベース９と
なる。外部ベース１０と呼ぶ領域はないが、エミッタ直
下部分を真性ベースとみなすと、その周囲部分のベース
領域直下のコレクタもやはり高濃度となっている。
上は全て、エピタキシャル成長された単結晶ベース９と
なる。外部ベース１０と呼ぶ領域はないが、エミッタ直
下部分を真性ベースとみなすと、その周囲部分のベース
領域直下のコレクタもやはり高濃度となっている。
【００１３】［第３の従来技術］さらに、図２７は、第
３の従来技術による半導体装置の縦断面図である。 ベ
ース領域は、選択的エピタキシャル成長法で形成されて
いる。
３の従来技術による半導体装置の縦断面図である。 ベ
ース領域は、選択的エピタキシャル成長法で形成されて
いる。
【００１４】図において、１はｐ型シリコン基板、２−
ａはｎ+埋め込み層、２−ｂは隣接するｐ+埋め込み層、
３はコレクタ用エピタキシャル・シリコン層、４はロコ
ス（ＬＯＣＯＳ：Local Oxidation of Silicon）法から
なるシリコン酸化膜、５はコレクタ引き出し領域、６は
シリコン酸化膜、７はベース電極用ポリシリコン、１１
は真性ベース、２１は真性ベース単結晶Ｓｉ層、２２は
ポリシリコンである多結晶Ｓｉ層、２３は単結晶エミッ
タ領域、２４はシリコン酸化膜、１２は第２のコレクタ
領域、１３はエミッタ電極用ポリシリコン、１５はシリ
コン酸化膜、１６−ａはエミッタ用アルミニウム合金電
極、１６−ｂはベース用アルミニウム合金電極、１６−
ｃはコレクタ用アルミニウム合金電極、２０１はシリコ
ン酸化膜６と真性ベース単結晶Ｓｉ層２１と多結晶Ｓｉ
層２２との接触面である開口部、２０２はエミッタ電極
用ポリシリコン１３と真性ベース１１との接触面である
開口部である。
ａはｎ+埋め込み層、２−ｂは隣接するｐ+埋め込み層、
３はコレクタ用エピタキシャル・シリコン層、４はロコ
ス（ＬＯＣＯＳ：Local Oxidation of Silicon）法から
なるシリコン酸化膜、５はコレクタ引き出し領域、６は
シリコン酸化膜、７はベース電極用ポリシリコン、１１
は真性ベース、２１は真性ベース単結晶Ｓｉ層、２２は
ポリシリコンである多結晶Ｓｉ層、２３は単結晶エミッ
タ領域、２４はシリコン酸化膜、１２は第２のコレクタ
領域、１３はエミッタ電極用ポリシリコン、１５はシリ
コン酸化膜、１６−ａはエミッタ用アルミニウム合金電
極、１６−ｂはベース用アルミニウム合金電極、１６−
ｃはコレクタ用アルミニウム合金電極、２０１はシリコ
ン酸化膜６と真性ベース単結晶Ｓｉ層２１と多結晶Ｓｉ
層２２との接触面である開口部、２０２はエミッタ電極
用ポリシリコン１３と真性ベース１１との接触面である
開口部である。
【００１５】上記第１，第２の従来技術では、開口１０
１を形成した後、この開口に位置合わせして、開口１０
２が形成されねばならないが、この従来技術では、１回
の開口を形成するだけですみ、微細なトランジスタを形
成できる。
１を形成した後、この開口に位置合わせして、開口１０
２が形成されねばならないが、この従来技術では、１回
の開口を形成するだけですみ、微細なトランジスタを形
成できる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置では、寄生容量の低減のため、コレ
クタ濃度の設計を低くすることと、遮断周波数ｆTを向
上するため、コレクタを高濃度とすることを、両者共に
満足することは出来なかった。
た従来の半導体装置では、寄生容量の低減のため、コレ
クタ濃度の設計を低くすることと、遮断周波数ｆTを向
上するため、コレクタを高濃度とすることを、両者共に
満足することは出来なかった。
【００１７】従って、本発明の目的は、上記矛盾する要
求を満足する半導体装置を提供することにある。
求を満足する半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置の形成方法は、高濃度からな
る埋込層と表面が低濃度からなるシリコン基体を形成
し、前記シリコン基体の表面に単層又は複層からなる膜
を形成し、フォトリソグラフィとドライエッチで開口部
を形成し、次にコレクタ領域を形成するためフォトレジ
ストを除去前にリンをイオン注入して前記埋込層に接し
て第１のコレクタ領域を形成し、前記シリコン基体表面
へボロンをイオン注入し、真性ベースを形成し、前記開
口部を形成する膜をマスク材としてリンを選択的にイオ
ン注入して、前記真性ベースと前記第１のコレクタ領域
との間に第２のコレクタ領域を形成し、さらに、エミッ
タ電極用ポリシリコンを形成し、前記エミッタ電極用ポ
リシリコンから前記真性ベース領域へ不純物を拡散して
単結晶エミッタ領域を形成することを特徴とする。
成するために、半導体装置の形成方法は、高濃度からな
る埋込層と表面が低濃度からなるシリコン基体を形成
し、前記シリコン基体の表面に単層又は複層からなる膜
を形成し、フォトリソグラフィとドライエッチで開口部
を形成し、次にコレクタ領域を形成するためフォトレジ
ストを除去前にリンをイオン注入して前記埋込層に接し
て第１のコレクタ領域を形成し、前記シリコン基体表面
へボロンをイオン注入し、真性ベースを形成し、前記開
口部を形成する膜をマスク材としてリンを選択的にイオ
ン注入して、前記真性ベースと前記第１のコレクタ領域
との間に第２のコレクタ領域を形成し、さらに、エミッ
タ電極用ポリシリコンを形成し、前記エミッタ電極用ポ
リシリコンから前記真性ベース領域へ不純物を拡散して
単結晶エミッタ領域を形成することを特徴とする。
【００１９】また、本発明は、エピタキシャル法または
イオン注入法等ベースを形成したバイポーラ・トランジ
スタの半導体装置の形成方法において、直上にエミッタ
が形成されるベース領域を真性ベースとし、その周辺領
域を外部ベース領域として、前記バイポーラ・トランジ
スタのコレクタ用エピタキシャルシリコン層のうちで、
まず、開口部を形成する際にフォトレジストが付いてい
る状態で埋め込み層に近い領域にイオン注入法によって
コレクタ領域を高濃度化し、次に前記ベース領域を形成
してから、イオン注入法によって前記ベース領域直下の
コレクタ領域を高濃度化することにより形成されること
を特徴とする。
イオン注入法等ベースを形成したバイポーラ・トランジ
スタの半導体装置の形成方法において、直上にエミッタ
が形成されるベース領域を真性ベースとし、その周辺領
域を外部ベース領域として、前記バイポーラ・トランジ
スタのコレクタ用エピタキシャルシリコン層のうちで、
まず、開口部を形成する際にフォトレジストが付いてい
る状態で埋め込み層に近い領域にイオン注入法によって
コレクタ領域を高濃度化し、次に前記ベース領域を形成
してから、イオン注入法によって前記ベース領域直下の
コレクタ領域を高濃度化することにより形成されること
を特徴とする。
【００２０】さらに、本発明による半導体装置の形成方
法は、高濃度からなる埋込層と表面が低濃度からなるシ
リコン基体を形成し、つぎに、前記シリコン基体上に第
１の絶縁膜及びベース電極用ポリシリコンとフォトレジ
ストを形成し、前記フォトレジストをパターニングし、
および異方性ドライエッチングにより、前記ベース電極
用ポリシリコンと絶縁膜に開口部を形成し、燐をイオン
注入して前記埋込層に接して第１のコレクタ領域を形成
し、非選択エピタキシャル成長で、ボロン添加のシリコ
ンを成長させ、前記シリコン基体の上に単結晶からなる
真性ベースを形成し、前記真性ベース以外の領域に多結
晶シリコンを形成し、引き続き、第２の絶縁膜で表面を
被覆後にフォトレジストのパターニングと異方性のドラ
イエッチングによって前記真性ベース上に開口部を形成
し、燐のイオン注入によって前記第１のコレクタ領域の
上に第２のコレクタ領域を形成したことを特徴とする。
法は、高濃度からなる埋込層と表面が低濃度からなるシ
リコン基体を形成し、つぎに、前記シリコン基体上に第
１の絶縁膜及びベース電極用ポリシリコンとフォトレジ
ストを形成し、前記フォトレジストをパターニングし、
および異方性ドライエッチングにより、前記ベース電極
用ポリシリコンと絶縁膜に開口部を形成し、燐をイオン
注入して前記埋込層に接して第１のコレクタ領域を形成
し、非選択エピタキシャル成長で、ボロン添加のシリコ
ンを成長させ、前記シリコン基体の上に単結晶からなる
真性ベースを形成し、前記真性ベース以外の領域に多結
晶シリコンを形成し、引き続き、第２の絶縁膜で表面を
被覆後にフォトレジストのパターニングと異方性のドラ
イエッチングによって前記真性ベース上に開口部を形成
し、燐のイオン注入によって前記第１のコレクタ領域の
上に第２のコレクタ領域を形成したことを特徴とする。
【００２１】また、本発明による半導体装置の形成方法
は、高濃度からなる埋込層と表面が低濃度からなるシリ
コン基体を形成し、つぎに、前記シリコン基体上に第１
の絶縁膜を形成し、ベース電極用ポリシリコン膜を堆積
し、フォトリソグラフィーと異方性ドライエッチによっ
て不要な前記ポリシリコン膜を除去し、これらの全面に
前記第１の絶縁膜とは異なる材質の第２の絶縁膜で被覆
し、前記第２の絶縁膜と前記ベース電極用ポリシリコン
に第１の開口部を形成し、リンをイオン注入することで
第１のコレクタ領域を形成し、さらに、前記第２の絶縁
膜と同じ材質の第３の絶縁膜を形成し、異方性ドライエ
ッチング法によって直前に堆積させた前記第３の絶縁膜
の厚さ分だけエッチバックさせて前記第１の絶縁膜を表
出させ、引き続き、前記第１の絶縁膜を横方向へエッチ
ングさせ前記シリコン基体及び前記ベース電極用ポリシ
リコンの下面を露出させ、選択的結晶成長法によって真
性ベース、及び前記真性ベースをベース電極用ポリシリ
コンへ接続させる外部ベースの多結晶層を形成し、さら
に、リンをイオン注入して第２のコレクタ領域を形成す
ることを特徴とする。
は、高濃度からなる埋込層と表面が低濃度からなるシリ
コン基体を形成し、つぎに、前記シリコン基体上に第１
の絶縁膜を形成し、ベース電極用ポリシリコン膜を堆積
し、フォトリソグラフィーと異方性ドライエッチによっ
て不要な前記ポリシリコン膜を除去し、これらの全面に
前記第１の絶縁膜とは異なる材質の第２の絶縁膜で被覆
し、前記第２の絶縁膜と前記ベース電極用ポリシリコン
に第１の開口部を形成し、リンをイオン注入することで
第１のコレクタ領域を形成し、さらに、前記第２の絶縁
膜と同じ材質の第３の絶縁膜を形成し、異方性ドライエ
ッチング法によって直前に堆積させた前記第３の絶縁膜
の厚さ分だけエッチバックさせて前記第１の絶縁膜を表
出させ、引き続き、前記第１の絶縁膜を横方向へエッチ
ングさせ前記シリコン基体及び前記ベース電極用ポリシ
リコンの下面を露出させ、選択的結晶成長法によって真
性ベース、及び前記真性ベースをベース電極用ポリシリ
コンへ接続させる外部ベースの多結晶層を形成し、さら
に、リンをイオン注入して第２のコレクタ領域を形成す
ることを特徴とする。
【００２２】また、本発明は、半導体装置なおいて、上
記半導体装置の形成方法によって形成されたことを特徴
とする。
記半導体装置の形成方法によって形成されたことを特徴
とする。
【００２３】上記発明の半導体装置において、直上にエ
ミッタが形成されるベース領域を真性ベースと呼び、そ
の周辺領域を外部ベース領域と呼び、エピタキシャル法
またはイオン注入法等で形成したバイポーラ・トランジ
スタのコレクタ領域の実効的厚さをＷｃとし、このＷｃ
は、真性ベースと埋め込み層２−ａとの間の距離を意味
し、真性ベースの厚さをＷＢとし、外部ベースとコレク
タ領域との接合界面を起点として、その上方に形成され
る種々の膜に関して、エミッタポリシリコン下面までの
膜厚の合計をｔとし、このｔは、図１を参照して説明す
ると、外部ベース１０の深さと、ベース電極用ポリシリ
コン７の膜厚と、シリコン酸化膜８の膜厚の合計を意味
し、ここで、ｔ＜ＷＢ＋Ｗｃのトランジスタ構造とす
る。
ミッタが形成されるベース領域を真性ベースと呼び、そ
の周辺領域を外部ベース領域と呼び、エピタキシャル法
またはイオン注入法等で形成したバイポーラ・トランジ
スタのコレクタ領域の実効的厚さをＷｃとし、このＷｃ
は、真性ベースと埋め込み層２−ａとの間の距離を意味
し、真性ベースの厚さをＷＢとし、外部ベースとコレク
タ領域との接合界面を起点として、その上方に形成され
る種々の膜に関して、エミッタポリシリコン下面までの
膜厚の合計をｔとし、このｔは、図１を参照して説明す
ると、外部ベース１０の深さと、ベース電極用ポリシリ
コン７の膜厚と、シリコン酸化膜８の膜厚の合計を意味
し、ここで、ｔ＜ＷＢ＋Ｗｃのトランジスタ構造とす
る。
【００２４】そうして、コレクタ用エピタキシャル・シ
リコン層のうちで、まず、開口部を形成する際にフォト
レジストが付いている状態でｎ+型埋め込み層に近い領
域にイオン注入法によってコレクタ領域を高濃度化し、
次にベースを形成してから、イオン注入法によってベー
ス直下のコレクタ領域を高濃度化し、この様にしてイオ
ン注入を２回に分割することで遮断周波数ｆT向上と、
ベース・コレクタ間容量ＣCB低減を同時に実現するもの
である。
リコン層のうちで、まず、開口部を形成する際にフォト
レジストが付いている状態でｎ+型埋め込み層に近い領
域にイオン注入法によってコレクタ領域を高濃度化し、
次にベースを形成してから、イオン注入法によってベー
ス直下のコレクタ領域を高濃度化し、この様にしてイオ
ン注入を２回に分割することで遮断周波数ｆT向上と、
ベース・コレクタ間容量ＣCB低減を同時に実現するもの
である。
【００２５】またコレクタ領域がＳｉであり、真性ベー
スがＳｉＧｅ合金で構成されるヘテロ接合型バイポーラ
・トランジスタに関しては、ＳｉＧｅ合金ベース形成段
階の成長前処理にともない、ＳｉＧｅ／Ｓｉコレクタの
界面に形成されたボロン含有領域を補償するための反対
導電型不純物の添加を、ベース形成後に行う。このこと
で、ヘテロ界面のエネルギー障壁発生を抑制することが
できる。
スがＳｉＧｅ合金で構成されるヘテロ接合型バイポーラ
・トランジスタに関しては、ＳｉＧｅ合金ベース形成段
階の成長前処理にともない、ＳｉＧｅ／Ｓｉコレクタの
界面に形成されたボロン含有領域を補償するための反対
導電型不純物の添加を、ベース形成後に行う。このこと
で、ヘテロ界面のエネルギー障壁発生を抑制することが
できる。
【００２６】
【発明の実施の形態】本発明の実施の形態について、図
面を参照しつつ詳細に説明する。
面を参照しつつ詳細に説明する。
【００２７】［第１の実施形態］ （実施形態の構成）本発明の第１の実施形態の半導体装
置及びその製造方法について、説明する。ここでは、ｎ
ｐｎ型バイポーラ・トランジスタに関して説明をする
が、ｐｎｐ型バイポーラ・トランジスタへも本実施形態
は適用可能である。
置及びその製造方法について、説明する。ここでは、ｎ
ｐｎ型バイポーラ・トランジスタに関して説明をする
が、ｐｎｐ型バイポーラ・トランジスタへも本実施形態
は適用可能である。
【００２８】図１に、本発明の第１の実施形態の半導体
装置の縦断面図を示す。図において、断面図は、結晶面
方位（１００）であり その抵抗率が１０Ω・ｃｍから
２０Ω・ｃｍであるｐ型シリコン基板１がある。
装置の縦断面図を示す。図において、断面図は、結晶面
方位（１００）であり その抵抗率が１０Ω・ｃｍから
２０Ω・ｃｍであるｐ型シリコン基板１がある。
【００２９】このシリコン基板１表面の数μｍ厚の領域
には、埋め込み層２−ａ，２−ｂが２種類ある。その詳
細は、ｎ+型埋め込み層２−ａと、チャンネルストッパ
ー用ｐ＋型埋め込み層２−ｂとが、相互に分離されて存
在する。
には、埋め込み層２−ａ，２−ｂが２種類ある。その詳
細は、ｎ+型埋め込み層２−ａと、チャンネルストッパ
ー用ｐ＋型埋め込み層２−ｂとが、相互に分離されて存
在する。
【００３０】これらの埋め込み層２の表面、及び埋め込
み層が存在していない領域のシリコン基板の表面に、ｎ
型のコレクタ用エピタキシャル・シリコン層３がある。
埋め込み層２は、エピタキシャル成長中に、成長層への
オートドーピング及び成長層へ拡散するので、エピタキ
シャル層へも若干広がって形成される。不純物濃度が５
×１０16ｃｍ-3以下の領域の厚さをもってコレクタ用エ
ピタキシャル・シリコン層３とし、実効的なコレクタ用
エピタキシャル・シリコン層の厚さを定義するならば、
コレクタ用エピタキシャル・シリコン層の厚さは、約
０．５０μｍであった。
み層が存在していない領域のシリコン基板の表面に、ｎ
型のコレクタ用エピタキシャル・シリコン層３がある。
埋め込み層２は、エピタキシャル成長中に、成長層への
オートドーピング及び成長層へ拡散するので、エピタキ
シャル層へも若干広がって形成される。不純物濃度が５
×１０16ｃｍ-3以下の領域の厚さをもってコレクタ用エ
ピタキシャル・シリコン層３とし、実効的なコレクタ用
エピタキシャル・シリコン層の厚さを定義するならば、
コレクタ用エピタキシャル・シリコン層の厚さは、約
０．５０μｍであった。
【００３１】また、素子分離のために、ロコス（Local
Oxidation of Silicon）法からなるシリコン酸化膜４
は、ｐ+型埋め込み層２−ｂに到達する深さまで、コレ
クタ用エピタキシャル・シリコン層３を分離するシリコ
ン酸化膜となっている。
Oxidation of Silicon）法からなるシリコン酸化膜４
は、ｐ+型埋め込み層２−ｂに到達する深さまで、コレ
クタ用エピタキシャル・シリコン層３を分離するシリコ
ン酸化膜となっている。
【００３２】また、ｎ型のコレクタ用エピタキシャル・
シリコン層３の一部は、高濃度に不純物が添加された領
域がｎ+型埋め込み層２−ａと接続されて、ｎ+型コレク
タ引き出し領域５がある。
シリコン層３の一部は、高濃度に不純物が添加された領
域がｎ+型埋め込み層２−ａと接続されて、ｎ+型コレク
タ引き出し領域５がある。
【００３３】さらに、コレクタ用エピタキシャル・シリ
コン層３、ロコス法によるシリコン酸化膜４、ｎ+型コ
レクタ引き出し領域５、の表面には、シリコン酸化膜６
がある。シリコン酸化膜６には、コレクタ領域を構成す
るコレクタ・シリコン層３の一部を露出し、ベース形成
のための第一の開口部１０１と、コレクタ引き出し領域
５を露出する第三の開口部１０３とが形成されている。
コン層３、ロコス法によるシリコン酸化膜４、ｎ+型コ
レクタ引き出し領域５、の表面には、シリコン酸化膜６
がある。シリコン酸化膜６には、コレクタ領域を構成す
るコレクタ・シリコン層３の一部を露出し、ベース形成
のための第一の開口部１０１と、コレクタ引き出し領域
５を露出する第三の開口部１０３とが形成されている。
【００３４】さらに、シリコン酸化膜６上に、P+型ベー
ス電極用ポリシリコン膜７が、選択的に形成されてい
る。このポリシリコン膜７は、第一の開口部１０１の内
部で、シリコンコレクタ層３に接して、第一の開口部１
０１の端部から開口部内にせり出している。この、ベー
ス電極用ポリシリコン７の、せり出し部分の端部を第二
の開口部１０２と呼ぶ。
ス電極用ポリシリコン膜７が、選択的に形成されてい
る。このポリシリコン膜７は、第一の開口部１０１の内
部で、シリコンコレクタ層３に接して、第一の開口部１
０１の端部から開口部内にせり出している。この、ベー
ス電極用ポリシリコン７の、せり出し部分の端部を第二
の開口部１０２と呼ぶ。
【００３５】ベース電極用ポリシリコン７は、シリコン
酸化膜８によって被覆されている。ベース領域直下のコ
レクタ用エピタキシャル・シリコン層３の内で、ｎ+型
埋め込み層２−ａの近傍の領域は、本来のコレクタ用エ
ピタキシャル・シリコン層３の不純物濃度よりも高濃度
に不純物が添加されたｎ型シリコンである第１のコレク
タ領域９がある。
酸化膜８によって被覆されている。ベース領域直下のコ
レクタ用エピタキシャル・シリコン層３の内で、ｎ+型
埋め込み層２−ａの近傍の領域は、本来のコレクタ用エ
ピタキシャル・シリコン層３の不純物濃度よりも高濃度
に不純物が添加されたｎ型シリコンである第１のコレク
タ領域９がある。
【００３６】また、ｐ+型ベース電極用ポリシリコン７
とコレクタ用エピタキシャル・シリコン層３との間に
は、外部ベース１０がある。
とコレクタ用エピタキシャル・シリコン層３との間に
は、外部ベース１０がある。
【００３７】このコレクタ用エピタキシャル・シリコン
層３の最上部で、外部ベース１０に囲まれた領域には、
真性ベース１１がある。
層３の最上部で、外部ベース１０に囲まれた領域には、
真性ベース１１がある。
【００３８】また、ベース領域直下のコレクタ用エピタ
キシャル・シリコン層３の内で、ベースとｎ型シリコン
からなる第１のコレクタ領域９との間の領域は、本来の
コレクタ用エピタキシャル・シリコン層３の不純物濃度
よりも高濃度に不純物が添加されたｎ型シリコンからな
る第２のコレクタ領域１２がある。
キシャル・シリコン層３の内で、ベースとｎ型シリコン
からなる第１のコレクタ領域９との間の領域は、本来の
コレクタ用エピタキシャル・シリコン層３の不純物濃度
よりも高濃度に不純物が添加されたｎ型シリコンからな
る第２のコレクタ領域１２がある。
【００３９】さらに、真性ベース１１の直上の領域に
は、ｎ+型エミッタ電極用ポリシリコン１３がある。
は、ｎ+型エミッタ電極用ポリシリコン１３がある。
【００４０】また、真性ベース領域１１には、ｎ+型エ
ミッタ電極用ポリシリコン１３からの不純物拡散によっ
て形成された単結晶シリコンによるｎ+型エミッタ領域
１４が形成されている。
ミッタ電極用ポリシリコン１３からの不純物拡散によっ
て形成された単結晶シリコンによるｎ+型エミッタ領域
１４が形成されている。
【００４１】これらの領域全ては、シリコン酸化膜１５
で被覆されている。また、アルミニウム系のエミッタ電
極１６−ａ，ベース電極１６−ｂ及びコレクタ電極１６
−ｃは、それぞれエミッタ電極用ポリシリコン１３、ベ
ース電極用ポリシリコン層７及びコレクタ引き出し領域
５にそれぞれ接触している。
で被覆されている。また、アルミニウム系のエミッタ電
極１６−ａ，ベース電極１６−ｂ及びコレクタ電極１６
−ｃは、それぞれエミッタ電極用ポリシリコン１３、ベ
ース電極用ポリシリコン層７及びコレクタ引き出し領域
５にそれぞれ接触している。
【００４２】（本実施形態による製造方法）次に、主要
な工程における縦断面図を用いながら第一の実施形態と
なる半導体装置を製作する工程を詳細に説明する。
な工程における縦断面図を用いながら第一の実施形態と
なる半導体装置を製作する工程を詳細に説明する。
【００４３】図２（ａ）は、ベース電極用ポリシリコン
７が形成された段階の縦断面図である。結晶面（１０
０）を有し、抵抗率が約１０から２０Ω・ｃｍであるｐ
-型シリコン基板１を用いる。まずシリコン基板１の表
面領域にｎ+型埋め込み層２−ａ及びｐ+型埋め込み層２
−ｂを形成する。
７が形成された段階の縦断面図である。結晶面（１０
０）を有し、抵抗率が約１０から２０Ω・ｃｍであるｐ
-型シリコン基板１を用いる。まずシリコン基板１の表
面領域にｎ+型埋め込み層２−ａ及びｐ+型埋め込み層２
−ｂを形成する。
【００４４】その方法は、シリコン基板１上に、通常の
ＣＶＤ法または熱酸化法により、シリコン酸化膜（図示
せず）を形成する。シリコン酸化膜は、数１００ｎｍ
（３００ｎｍから７００ｎｍの厚さが適しており、例え
ば５００ｎｍを例として説明）のシリコン酸化膜を形成
後、通常のフォトリソグラフィー方法によって、シリコ
ン酸化膜上にフォトレジストをパターニングする。この
フォトレジストをマスク材として、通常のウエット・エ
ッチング法により（すなわちＨＦ系の液を用いて）、表
面のシリコン酸化膜を選択的に除去する。
ＣＶＤ法または熱酸化法により、シリコン酸化膜（図示
せず）を形成する。シリコン酸化膜は、数１００ｎｍ
（３００ｎｍから７００ｎｍの厚さが適しており、例え
ば５００ｎｍを例として説明）のシリコン酸化膜を形成
後、通常のフォトリソグラフィー方法によって、シリコ
ン酸化膜上にフォトレジストをパターニングする。この
フォトレジストをマスク材として、通常のウエット・エ
ッチング法により（すなわちＨＦ系の液を用いて）、表
面のシリコン酸化膜を選択的に除去する。
【００４５】引き続き有機系溶液を用いてフォトレジス
トを除去した後、次に、フォトリソグラフィー工程での
位置あわせのために、シリコン酸化膜開口部内部のシリ
コン基板表面を２０ｎｍ〜５０ｎｍ酸化した後 、砒素
のイオン注入によりシリコン酸化膜が薄い領域のシリコ
ン基板に砒素を選択的に導入する。
トを除去した後、次に、フォトリソグラフィー工程での
位置あわせのために、シリコン酸化膜開口部内部のシリ
コン基板表面を２０ｎｍ〜５０ｎｍ酸化した後 、砒素
のイオン注入によりシリコン酸化膜が薄い領域のシリコ
ン基板に砒素を選択的に導入する。
【００４６】ここで、イオン注入の加速エネルギーは、
マスク材となるシリコン酸化膜を突き抜けない程度に低
い必要がある。また、イオン注入する不純物の量として
は、埋め込み層の不純物濃度が、１×１０19ｃｍ―3台
となる条件が適当であり、エネルギー７０ｋｅＶ、５×
１０15ｃｍ-2を用いた（注入条件としては、例えば、エ
ネルギー５０ｋｅＶ〜１２０ｋｅＶで、ドース量５×１
０15〜２×１０16ｃｍ -2が適当である）。
マスク材となるシリコン酸化膜を突き抜けない程度に低
い必要がある。また、イオン注入する不純物の量として
は、埋め込み層の不純物濃度が、１×１０19ｃｍ―3台
となる条件が適当であり、エネルギー７０ｋｅＶ、５×
１０15ｃｍ-2を用いた（注入条件としては、例えば、エ
ネルギー５０ｋｅＶ〜１２０ｋｅＶで、ドース量５×１
０15〜２×１０16ｃｍ -2が適当である）。
【００４７】次に、イオン注入された際の損傷回復、砒
素の活性化、及び押し込みの為に、１０００℃〜１１５
０℃の温度で熱処理する（ここでは、１１００℃、２時
間、窒素雰囲気中の熱処理をした）。この様にして、ｎ
+型型埋め込み層２−ａが形成される。
素の活性化、及び押し込みの為に、１０００℃〜１１５
０℃の温度で熱処理する（ここでは、１１００℃、２時
間、窒素雰囲気中の熱処理をした）。この様にして、ｎ
+型型埋め込み層２−ａが形成される。
【００４８】また、５００ｎｍ厚のシリコン酸化膜をＨ
Ｆ系の液で全て除去し、酸化による１００ｎｍ厚のシリ
コン酸化膜（５０ｎｍ〜２５０ｎｍの厚さが適当）の形
成、フォトレジストのパターニング、ボロンのイオン注
入（５０ＫｅＶ、１×１０14ｃｍ-3）、レジストの除
去、活性化の熱処理（１０００℃、１時間、窒素雰囲気
中）を行い、チャンネルストッパー用ｐ+型埋め込み層
２ーｂを形成する。
Ｆ系の液で全て除去し、酸化による１００ｎｍ厚のシリ
コン酸化膜（５０ｎｍ〜２５０ｎｍの厚さが適当）の形
成、フォトレジストのパターニング、ボロンのイオン注
入（５０ＫｅＶ、１×１０14ｃｍ-3）、レジストの除
去、活性化の熱処理（１０００℃、１時間、窒素雰囲気
中）を行い、チャンネルストッパー用ｐ+型埋め込み層
２ーｂを形成する。
【００４９】次に、シリコン酸化膜を全面除去した後
に、通常の方法によってｎ-型シリコンエピタキシャル
層３を形成する。成長温度は、９５０℃〜１０５０℃が
適当であり、原料ガスは、ＳｉＨ4またはＳｉＨ2Ｃｌ2
を用いる。ドーピングガスとしてＰＨ3を用い、５×１
０15〜５×１０16ｃｍ-3の不純物（＝リン）を含有し、
厚さが０．３μｍ〜１．３μｍが適当である。ここで
は、５×１０16ｃｍ-3以下の濃度の厚さが、約０．５μ
ｍであった。
に、通常の方法によってｎ-型シリコンエピタキシャル
層３を形成する。成長温度は、９５０℃〜１０５０℃が
適当であり、原料ガスは、ＳｉＨ4またはＳｉＨ2Ｃｌ2
を用いる。ドーピングガスとしてＰＨ3を用い、５×１
０15〜５×１０16ｃｍ-3の不純物（＝リン）を含有し、
厚さが０．３μｍ〜１．３μｍが適当である。ここで
は、５×１０16ｃｍ-3以下の濃度の厚さが、約０．５μ
ｍであった。
【００５０】この様にして 埋め込み層２上に、ｎ-型
シリコンエピタキシャル層３を形成する。
シリコンエピタキシャル層３を形成する。
【００５１】次に、素子分離のためのロコス（ＬＯＣＯ
Ｓ）酸化膜４を形成する。まずエピタキシャル層３の表
面に２０ｎｍ〜５０ｎｍの熱酸化膜（図示せず）を形成
し、シリコン窒化膜（図示せず）を厚さ７０ｎｍ〜１５
０ｎｍ程度形成する。引き続きフォトリソグラフィによ
って、フォトレジスト（図示せず）をパターニングし
て、ドライエッチングによりシリコン窒化膜及びシリコ
ン酸化膜を除去する。
Ｓ）酸化膜４を形成する。まずエピタキシャル層３の表
面に２０ｎｍ〜５０ｎｍの熱酸化膜（図示せず）を形成
し、シリコン窒化膜（図示せず）を厚さ７０ｎｍ〜１５
０ｎｍ程度形成する。引き続きフォトリソグラフィによ
って、フォトレジスト（図示せず）をパターニングし
て、ドライエッチングによりシリコン窒化膜及びシリコ
ン酸化膜を除去する。
【００５２】引き続き、シリコン・エピタキシャル層３
もエッチングして溝を形成する。溝の深さ（＝エッチン
グするシリコンの深さ）は、ロコス法で形成される酸化
膜厚の半分程度が適当である。フォトレジストを除去
後、素子領域は、シリコン窒化膜により保護された状態
で酸化することにより素子分離のためのシリコン酸化膜
すなわちロコス酸化膜４が形成される。ロコス酸化膜４
は、チャンネルストッパー用埋め込み層２ーｂに達する
厚さが適当であり、たとえば３００ｎｍ〜１０００ｎｍ
である。ここでは、約６００ｎｍであった。シリコン窒
化膜は、熱したリン酸によって取り除く。
もエッチングして溝を形成する。溝の深さ（＝エッチン
グするシリコンの深さ）は、ロコス法で形成される酸化
膜厚の半分程度が適当である。フォトレジストを除去
後、素子領域は、シリコン窒化膜により保護された状態
で酸化することにより素子分離のためのシリコン酸化膜
すなわちロコス酸化膜４が形成される。ロコス酸化膜４
は、チャンネルストッパー用埋め込み層２ーｂに達する
厚さが適当であり、たとえば３００ｎｍ〜１０００ｎｍ
である。ここでは、約６００ｎｍであった。シリコン窒
化膜は、熱したリン酸によって取り除く。
【００５３】次に、コレクタ抵抗を下げるために、ｎ+
型コレクタ引き出し領域５を形成する。形成方法として
は、拡散やイオン注入法によってリンをこの領域にドー
プする。
型コレクタ引き出し領域５を形成する。形成方法として
は、拡散やイオン注入法によってリンをこの領域にドー
プする。
【００５４】すなわち、フォトリソグラフィーで、コレ
クタ引き出し領域５のみが開口したフォトレジストを形
成し、リンを加速エネルギー１００ＫｅＶ、ドーズ量５
×１０15ｃｍ-2の条件でイオン注入する。フォトレジス
ト除去後、注入されたリンの活性化及びイオン注入損傷
回復のために、熱処理として、１０００℃、６０分の窒
素雰囲気中で処理する。
クタ引き出し領域５のみが開口したフォトレジストを形
成し、リンを加速エネルギー１００ＫｅＶ、ドーズ量５
×１０15ｃｍ-2の条件でイオン注入する。フォトレジス
ト除去後、注入されたリンの活性化及びイオン注入損傷
回復のために、熱処理として、１０００℃、６０分の窒
素雰囲気中で処理する。
【００５５】以上によりシリコン基体１００が構成され
る。このシリコン基体１００の表面は、シリコン酸化膜
６で覆われている。その膜厚としては、１００ｎｍ〜３
００ｎｍが適当であり、ここでは、２００ｎｍであっ
た。このシリコン酸化膜６には、通常のフォトリソグラ
フィーとエッチングによってコレクタ用シリコン・エピ
タキシャル層３の表面が露出するように第１の開口部１
０１を形成する。
る。このシリコン基体１００の表面は、シリコン酸化膜
６で覆われている。その膜厚としては、１００ｎｍ〜３
００ｎｍが適当であり、ここでは、２００ｎｍであっ
た。このシリコン酸化膜６には、通常のフォトリソグラ
フィーとエッチングによってコレクタ用シリコン・エピ
タキシャル層３の表面が露出するように第１の開口部１
０１を形成する。
【００５６】次に、ポリシリコン７を堆積する。ポリシ
リコン７の厚さとしては、１５０ｎｍ〜３５０ｎｍが適
当であり、ここでは２５０ｎｍであった。このポリシリ
コン７には、ボロンをイオン注入する。注入エネルギー
は、ポリシリコン７を突き抜けない程度に低いエネルギ
ーであり、ドーズ量は不純物濃度が約１×１０20ｃｍ -3
となる程度に高濃度になる必要がある。ここでは、１０
ＫｅＶ、１×１０16ｃｍ-2であった。
リコン７の厚さとしては、１５０ｎｍ〜３５０ｎｍが適
当であり、ここでは２５０ｎｍであった。このポリシリ
コン７には、ボロンをイオン注入する。注入エネルギー
は、ポリシリコン７を突き抜けない程度に低いエネルギ
ーであり、ドーズ量は不純物濃度が約１×１０20ｃｍ -3
となる程度に高濃度になる必要がある。ここでは、１０
ＫｅＶ、１×１０16ｃｍ-2であった。
【００５７】次に、フォトレジスト４１をパターニング
した後、ドライエッチングにより不要なポリシリコンを
除去する。この様にしてｐ+型ベース電極用ポリシリコ
ン７が形成される。
した後、ドライエッチングにより不要なポリシリコンを
除去する。この様にしてｐ+型ベース電極用ポリシリコ
ン７が形成される。
【００５８】また、図２（ｂ）は、ベース電極用ポリシ
リコン７上にシリコン酸化膜８を形成した後に、開口部
を形成するためのフォトリソグラフィー４１のパターニ
ングをした段階の縦断面図である。
リコン７上にシリコン酸化膜８を形成した後に、開口部
を形成するためのフォトリソグラフィー４１のパターニ
ングをした段階の縦断面図である。
【００５９】前図に引き続き、シリコン酸化膜８をＬＰ
ＣＶＤ法によって約３００ｎｍ堆積する（シリコン酸化
膜の膜厚は、１００ｎｍ〜５００ｎｍが適当である）。
次に、通常のフォトリソグラフィ４１によって、将来真
性ベース１０を形成する部分にフォトレジスト４１の開
口部を形成する。引き続き異方性ドライエッチングによ
りシリコン酸化膜８とベース電極用ポリシリコン７とを
連続して除去する（図３（ａ））。ここで、第２の開口
部１０２が形成される。
ＣＶＤ法によって約３００ｎｍ堆積する（シリコン酸化
膜の膜厚は、１００ｎｍ〜５００ｎｍが適当である）。
次に、通常のフォトリソグラフィ４１によって、将来真
性ベース１０を形成する部分にフォトレジスト４１の開
口部を形成する。引き続き異方性ドライエッチングによ
りシリコン酸化膜８とベース電極用ポリシリコン７とを
連続して除去する（図３（ａ））。ここで、第２の開口
部１０２が形成される。
【００６０】またここで、本発明の重要な工程であると
ころの第一のコレクタ領域９を形成するため、リンをイ
オン注入する。イオン注入条件は、３００ＫｅＶ、１×
１０ 13ｃｍ―2及び４００ＫｅＶ、２．５×１０13ｃｍ
―2の２回を行った（図３（ｂ））。
ころの第一のコレクタ領域９を形成するため、リンをイ
オン注入する。イオン注入条件は、３００ＫｅＶ、１×
１０ 13ｃｍ―2及び４００ＫｅＶ、２．５×１０13ｃｍ
―2の２回を行った（図３（ｂ））。
【００６１】フォトレジスト４１を除去後、注入された
リンの活性化とイオン注入の際の損傷回復のために、９
００℃、６０分間、窒素雰囲気中で熱処理する。この熱
処理の際、ベース電極用ポリシリコン７から、コレクタ
用シリコン・エピタキシャル層３へ、ボロンが拡散し、
外部ベース１０が形成される（図４（ａ））。
リンの活性化とイオン注入の際の損傷回復のために、９
００℃、６０分間、窒素雰囲気中で熱処理する。この熱
処理の際、ベース電極用ポリシリコン７から、コレクタ
用シリコン・エピタキシャル層３へ、ボロンが拡散し、
外部ベース１０が形成される（図４（ａ））。
【００６２】つぎに、第２の開口部１０２のコレクタ用
シリコン・エピタキシャル層３へ、ボロンをイオン注入
して、真性ベース１１を形成する。注入条件の一例は、
加速エネルギーが１０ＫｅＶ、ドーズ量が５×１０13ｃ
ｍ-2であった。
シリコン・エピタキシャル層３へ、ボロンをイオン注入
して、真性ベース１１を形成する。注入条件の一例は、
加速エネルギーが１０ＫｅＶ、ドーズ量が５×１０13ｃ
ｍ-2であった。
【００６３】更にＬＰＣＶＤ法により、シリコン酸化膜
８を５０ｎｍ〜３００ｎｍ堆積する（図４（ｂ））。こ
こでは２００ｎｍであった。
８を５０ｎｍ〜３００ｎｍ堆積する（図４（ｂ））。こ
こでは２００ｎｍであった。
【００６４】次に、図５（ａ）となる工程までを説明す
る。ここで再び異方性ドライエッチングとＨＦ系のエッ
チングとの組み合わせによって、この開口部１０２の底
の部分のシリコン酸化膜８を完全に除去し、コレクタ用
エピタキシャル・シリコン層３の一部を露出する。この
結果、開口部内部のベース電極用ポリシリコン７の側面
は、シリコン酸化膜８により被覆される（図の中では、
先にベース電極用ポリシリコン７の上に堆積したシリコ
ン酸化膜８と開口部内側壁に形成されたシリコン酸化膜
８とを併せて、シリコン酸化膜８として表示する）。
る。ここで再び異方性ドライエッチングとＨＦ系のエッ
チングとの組み合わせによって、この開口部１０２の底
の部分のシリコン酸化膜８を完全に除去し、コレクタ用
エピタキシャル・シリコン層３の一部を露出する。この
結果、開口部内部のベース電極用ポリシリコン７の側面
は、シリコン酸化膜８により被覆される（図の中では、
先にベース電極用ポリシリコン７の上に堆積したシリコ
ン酸化膜８と開口部内側壁に形成されたシリコン酸化膜
８とを併せて、シリコン酸化膜８として表示する）。
【００６５】ここで、ベース電極用ポリシリコン７から
のボロン拡散によって形成された外部ベース１０は、第
２の開口部１０２の内側へも広がる。そこで、ベース電
極用ポリシリコン７の側面に形成されるシリコン酸化膜
８の厚さは、この外部ベース１０の広がり分よりも厚く
なっている必要がある。ここでは、約３００ｎｍであっ
た。
のボロン拡散によって形成された外部ベース１０は、第
２の開口部１０２の内側へも広がる。そこで、ベース電
極用ポリシリコン７の側面に形成されるシリコン酸化膜
８の厚さは、この外部ベース１０の広がり分よりも厚く
なっている必要がある。ここでは、約３００ｎｍであっ
た。
【００６６】次に、図５（ｂ）となるまでの工程に関し
て説明する。ここでは、シリコン酸化膜８およびベース
電極用ポリシリコン７をマスク材として、リンを選択的
にイオン注入する。注入条件としては、例えば、２００
ＫｅＶ、４×１０12ｃｍ-2であった。
て説明する。ここでは、シリコン酸化膜８およびベース
電極用ポリシリコン７をマスク材として、リンを選択的
にイオン注入する。注入条件としては、例えば、２００
ＫｅＶ、４×１０12ｃｍ-2であった。
【００６７】次に、図６となる工程までを説明する。Ｌ
ＰＣＶＤ法により、無添加ポリシリコンを約３００ｎｍ
堆積させ、引き続き、砒素をイオン注入する（加速エネ
ルギー７０ＫｅＶ、ドーズ量１×１０16ｃｍ-2）。更
に、フォトリソグラフィーと異方性ドライエッチによっ
てポリシリコンをパターニングする。この様にして、ｎ
+型エミッタ電極用ポリシリコン１３が形成される。熱
処理（例えば、１０００℃、１０秒）を行い、エミッタ
電極用ポリシリコン１３から、真性ベース１１領域へ砒
素が拡散されて、ｎ+型単結晶エミッタ領域１４が形成
される。
ＰＣＶＤ法により、無添加ポリシリコンを約３００ｎｍ
堆積させ、引き続き、砒素をイオン注入する（加速エネ
ルギー７０ＫｅＶ、ドーズ量１×１０16ｃｍ-2）。更
に、フォトリソグラフィーと異方性ドライエッチによっ
てポリシリコンをパターニングする。この様にして、ｎ
+型エミッタ電極用ポリシリコン１３が形成される。熱
処理（例えば、１０００℃、１０秒）を行い、エミッタ
電極用ポリシリコン１３から、真性ベース１１領域へ砒
素が拡散されて、ｎ+型単結晶エミッタ領域１４が形成
される。
【００６８】引き続き、ウエハー全体を約３００ｎｍ厚
さのシリコン酸化膜１５で被覆させる。さらに、フォト
リソグラフィーと異方性ドライエッチによってエミッタ
電極用ポリシリコン１３、ベース電極用ポリシリコン
７、コレクタ引き出し領域５，に達する開口部を形成す
る。フォトレジスト除去後、アルミニウム合金のスパッ
タ、フォトレジストとドライエッチとによるパターニン
グをすれば、図１の半導体装置が形成される。
さのシリコン酸化膜１５で被覆させる。さらに、フォト
リソグラフィーと異方性ドライエッチによってエミッタ
電極用ポリシリコン１３、ベース電極用ポリシリコン
７、コレクタ引き出し領域５，に達する開口部を形成す
る。フォトレジスト除去後、アルミニウム合金のスパッ
タ、フォトレジストとドライエッチとによるパターニン
グをすれば、図１の半導体装置が形成される。
【００６９】（本実施形態の動作の説明）燐イオン注入
の加速エネルギーと、マスク材としてのフォトレジスト
膜厚との関係を以下に述べる。
の加速エネルギーと、マスク材としてのフォトレジスト
膜厚との関係を以下に述べる。
【００７０】１．０μｍ膜厚のフォトレジストにより注
入された燐の９９．９９％が、阻止できる加速エネルギ
ーは、約３００ＫｅＶである。
入された燐の９９．９９％が、阻止できる加速エネルギ
ーは、約３００ＫｅＶである。
【００７１】この３００ＫｅＶでシリコンに燐をイオン
注入した場合、燐分布の濃度が一番高濃度となる深さ
は、表面から約０．４μｍである。
注入した場合、燐分布の濃度が一番高濃度となる深さ
は、表面から約０．４μｍである。
【００７２】また、シリコン酸化膜やシリコン窒化膜の
０．１μｍ膜厚によって、４０ＫｅＶの加速エネルギー
まで注入された燐の９９．９９％が阻止できる。
０．１μｍ膜厚によって、４０ＫｅＶの加速エネルギー
まで注入された燐の９９．９９％が阻止できる。
【００７３】また、コレクタ領域の濃度が充分に低くて
も、コレクタ領域の厚さが足りないと、ベース・コレク
タ間の空乏層が高濃度のｎ+型埋め込み層３に達して、
それ以上に空乏層がのびないために、容量が低減されな
くなってしまう。従って、コレクタ用エピタキシャル・
シリコン層３の厚さは、ある程度厚くなっている必要が
ある。
も、コレクタ領域の厚さが足りないと、ベース・コレク
タ間の空乏層が高濃度のｎ+型埋め込み層３に達して、
それ以上に空乏層がのびないために、容量が低減されな
くなってしまう。従って、コレクタ用エピタキシャル・
シリコン層３の厚さは、ある程度厚くなっている必要が
ある。
【００７４】印加バイアスＶCBと、コレクタ中の燐濃度
Ｎｃとの違いにより、空乏層Ｗがどの様に変化するかを
記述する。
Ｎｃとの違いにより、空乏層Ｗがどの様に変化するかを
記述する。
【００７５】まず、Ｎｃ＝１×１０16ｃｍ-3に対して、
Ｗ＝０．３０μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．４３μ
ｍ（ＶCB＝１Ｖの時）、Ｗ＝０．６１μｍ（ＶCB＝３Ｖ
の時）、となる。
Ｗ＝０．３０μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．４３μ
ｍ（ＶCB＝１Ｖの時）、Ｗ＝０．６１μｍ（ＶCB＝３Ｖ
の時）、となる。
【００７６】また、Ｎｃ＝５×１０16ｃｍ-3に対して、
Ｗ＝０．１４μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．２０μ
ｍ（ＶCB＝１Ｖの時）、Ｗ＝０．２９μｍ（ＶCB＝３Ｖ
の時）、となる。
Ｗ＝０．１４μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．２０μ
ｍ（ＶCB＝１Ｖの時）、Ｗ＝０．２９μｍ（ＶCB＝３Ｖ
の時）、となる。
【００７７】また、Ｎｃ＝１×１０17ｃｍ-3に対して、
Ｗ＝０．１０μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．１４μ
ｍ（ＶCB＝１Ｖの時）、Ｗ＝０．２０μｍ（ＶCB＝３Ｖ
の時）、となる。
Ｗ＝０．１０μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．１４μ
ｍ（ＶCB＝１Ｖの時）、Ｗ＝０．２０μｍ（ＶCB＝３Ｖ
の時）、となる。
【００７８】さらに、Ｎｃ＝２×１０17ｃｍ-3に対し
て、Ｗ＝０．０７μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．１
０μｍ（ＶCB＝１Ｖの時）、Ｗ＝０．１４μｍ（ＶCB＝
３Ｖの時）、となる。
て、Ｗ＝０．０７μｍ（ＶCB＝０Ｖの時）、Ｗ＝０．１
０μｍ（ＶCB＝１Ｖの時）、Ｗ＝０．１４μｍ（ＶCB＝
３Ｖの時）、となる。
【００７９】以上の組み合わせに対して、一番空乏層が
延びる場合でも、０．６１μｍの深さまで、燐がベース
直下領域にはイオン注入できて、しかも、外部ベース直
下領域には燐が注入されなければ良い。
延びる場合でも、０．６１μｍの深さまで、燐がベース
直下領域にはイオン注入できて、しかも、外部ベース直
下領域には燐が注入されなければ良い。
【００８０】すなわち、本実施形態で述べた様に、４０
０ＫｅＶで燐をイオン注入すれば、表面から０．５３μ
ｍの深さでその濃度がピークとなるので充分に埋め込み
層付近まで届いている。
０ＫｅＶで燐をイオン注入すれば、表面から０．５３μ
ｍの深さでその濃度がピークとなるので充分に埋め込み
層付近まで届いている。
【００８１】また、このイオン注入の際、外部ベース領
域上には、ポリシリコンが約２５００、シリコン酸化膜
が約３００ｎｍ、及びフォトレジストが約１μｍ付いて
いる。
域上には、ポリシリコンが約２５００、シリコン酸化膜
が約３００ｎｍ、及びフォトレジストが約１μｍ付いて
いる。
【００８２】従って、この場合、フォトレジストとシリ
コン酸化膜だけで、４００ＫｅＶ注入の燐を完全に阻止
できることがわかる。
コン酸化膜だけで、４００ＫｅＶ注入の燐を完全に阻止
できることがわかる。
【００８３】［第２の実施形態］本発明の第２の実施形
態に関して、図面を参照しつつ詳細に説明する。本実施
形態では、真性ベースを選択性のないエピタキシャル成
長法によって形成している点が、第１の実施形態と異な
る。
態に関して、図面を参照しつつ詳細に説明する。本実施
形態では、真性ベースを選択性のないエピタキシャル成
長法によって形成している点が、第１の実施形態と異な
る。
【００８４】図９が、第２に実施形態となる半導体装置
の縦断面図である。図１と異なる点は、ベース電極用ポ
リシリコン７は、シリコン酸化膜６の上のみに存在し、
また、開口部１０４内部のコレクタ用エピタキシャル・
シリコン層３の上には、エピタキシャル成長された、単
結晶からなる真性ベース２１がある。またベースをエピ
タキシャル成長する際に、同時に、多結晶膜２２が形成
される。
の縦断面図である。図１と異なる点は、ベース電極用ポ
リシリコン７は、シリコン酸化膜６の上のみに存在し、
また、開口部１０４内部のコレクタ用エピタキシャル・
シリコン層３の上には、エピタキシャル成長された、単
結晶からなる真性ベース２１がある。またベースをエピ
タキシャル成長する際に、同時に、多結晶膜２２が形成
される。
【００８５】なお、図９において、１はｐ型シリコン基
板、２−ａは埋め込み層、２−ｂは隣接する埋め込み
層、３はコレクタ用エピタキシャル・シリコン層、４は
ロコス法からなるシリコン酸化膜、５はコレクタ引き出
し領域、６はシリコン酸化膜、７はベース電極用ポリシ
リコン、８はシリコン酸化膜、１０は外部ベース、１２
は第２のコレクタ領域、１３はエミッタ電極用ポリシリ
コン、１４は単結晶エミッタ領域、１５はシリコン酸化
膜、１６−ａはエミッタ用アルミニウム合金電極、１６
−ｂはベース用アルミニウム合金電極、１６−ｃはコレ
クタ用アルミニウム合金電極、である。
板、２−ａは埋め込み層、２−ｂは隣接する埋め込み
層、３はコレクタ用エピタキシャル・シリコン層、４は
ロコス法からなるシリコン酸化膜、５はコレクタ引き出
し領域、６はシリコン酸化膜、７はベース電極用ポリシ
リコン、８はシリコン酸化膜、１０は外部ベース、１２
は第２のコレクタ領域、１３はエミッタ電極用ポリシリ
コン、１４は単結晶エミッタ領域、１５はシリコン酸化
膜、１６−ａはエミッタ用アルミニウム合金電極、１６
−ｂはベース用アルミニウム合金電極、１６−ｃはコレ
クタ用アルミニウム合金電極、である。
【００８６】次に、本実施形態の製造工程について説明
する。
する。
【００８７】図１０は、第一の実施形態と同様にシリコ
ン基体１００を形成後、シリコン酸化膜６、及びベース
電極用ポリシリコン７を形成した段階である。
ン基体１００を形成後、シリコン酸化膜６、及びベース
電極用ポリシリコン７を形成した段階である。
【００８８】つぎに、図１１は、フォトレジスト４１の
パターニング、および異方性ドライエッチングにより、
ベース電極用ポリシリコン７、とシリコン酸化膜６に開
口部１０４を形成した段階である。
パターニング、および異方性ドライエッチングにより、
ベース電極用ポリシリコン７、とシリコン酸化膜６に開
口部１０４を形成した段階である。
【００８９】つぎに、図１２は、引き続き、燐をイオン
注入して第１のコレクタ領域９を形成した段階である。
注入して第１のコレクタ領域９を形成した段階である。
【００９０】さらに、図１３（ａ）は、非選択エピタキ
シャル成長で、ボロン添加のシリコンを成長させる。も
ちろん、第３の実施形態で述べる様なＳｉＧｅをここで
形成することも可能である。コレクタ用エピタキシャル
・シリコン層３の上には、単結晶からなる真性ベース２
１が形成され、それ以外の領域には、多結晶シリコン２
２が形成される。引き続き、フォトレジストのパターニ
ングと異方性のドライエッチングによって不要な部分の
ベース電極用ポリシリコン７と多結晶シリコン２２を除
去する。
シャル成長で、ボロン添加のシリコンを成長させる。も
ちろん、第３の実施形態で述べる様なＳｉＧｅをここで
形成することも可能である。コレクタ用エピタキシャル
・シリコン層３の上には、単結晶からなる真性ベース２
１が形成され、それ以外の領域には、多結晶シリコン２
２が形成される。引き続き、フォトレジストのパターニ
ングと異方性のドライエッチングによって不要な部分の
ベース電極用ポリシリコン７と多結晶シリコン２２を除
去する。
【００９１】つぎに、図１３（ｂ）は、引き続き、シリ
コン酸化膜８で表面を被覆後に、フォトレジストのパタ
ーニングと異方性のドライエッチングによって真性ベー
ス２１上に開口部を形成する。
コン酸化膜８で表面を被覆後に、フォトレジストのパタ
ーニングと異方性のドライエッチングによって真性ベー
ス２１上に開口部を形成する。
【００９２】つぎに、図１４では、燐のイオン注入によ
って、第１のコレクタ領域９の上に第２のコレクタ領域
１２を形成する。
って、第１のコレクタ領域９の上に第２のコレクタ領域
１２を形成する。
【００９３】つぎに、図１５では、エミッタ電極用ポリ
シリコン１３を形成後、エミッタ押し込みの熱処理によ
って、単結晶エミッタ１４を形成した段階である。
シリコン１３を形成後、エミッタ押し込みの熱処理によ
って、単結晶エミッタ１４を形成した段階である。
【００９４】引き続き、ウエハー全体を約３００ｎｍ厚
さのシリコン酸化膜１５で被覆させる。
さのシリコン酸化膜１５で被覆させる。
【００９５】さらに、フォトリソグラフィーと異方性ド
ライエッチによってエミッタ電極用ポリシリコン１３、
ベース電極用ポリシリコン７上の多結晶シリコン２２、
コレクタ引き出し領域５，に達する開口部を形成する。
フォトレジスト除去後、アルミニウム合金のスパッタ、
フォトレジストとドライエッチとによるパターニングを
すれば、図９の半導体装置が形成される。
ライエッチによってエミッタ電極用ポリシリコン１３、
ベース電極用ポリシリコン７上の多結晶シリコン２２、
コレクタ引き出し領域５，に達する開口部を形成する。
フォトレジスト除去後、アルミニウム合金のスパッタ、
フォトレジストとドライエッチとによるパターニングを
すれば、図９の半導体装置が形成される。
【００９６】本実施形態では、真性ベース２１を選択性
のないエピタキシャル成長法によって形成しているの
で、製造工程が簡単であり、本半導体装置の高速性は第
１の実施例と遜色のない性能が得られる。
のないエピタキシャル成長法によって形成しているの
で、製造工程が簡単であり、本半導体装置の高速性は第
１の実施例と遜色のない性能が得られる。
【００９７】また、本実施形態では、エピタキシャル成
長法で、ベース領域を形成しているので、極めて浅いベ
ース接合を形成できる。すなわち、エミッタから注入さ
れた電子がコレクタに到達するまでの距離が短いので、
極めて高い遮断周波数ｆTを実現できる。
長法で、ベース領域を形成しているので、極めて浅いベ
ース接合を形成できる。すなわち、エミッタから注入さ
れた電子がコレクタに到達するまでの距離が短いので、
極めて高い遮断周波数ｆTを実現できる。
【００９８】また、本実施形態では、エピタキシャル法
であるので、Ｓｉ以外の材料、例えばＳｉＧｅ合金を成
長することができ、ヘテロ接合バイポーラトランジスタ
を形成することもできる。
であるので、Ｓｉ以外の材料、例えばＳｉＧｅ合金を成
長することができ、ヘテロ接合バイポーラトランジスタ
を形成することもできる。
【００９９】［第３の実施形態］次に、本発明の第３の
実施形態に関して図面を参照して説明する。第３の実施
形態の特徴は、ベースがＳｉＧｅ合金からできている点
にある。
実施形態に関して図面を参照して説明する。第３の実施
形態の特徴は、ベースがＳｉＧｅ合金からできている点
にある。
【０１００】図１６は、第３の実施形態の半導体装置の
縦断面図である。ｐ-型シリコン基板１は、結晶面方位
（１００）であり、その抵抗率が１０から２０Ω・ｃｍ
である。このシリコン基板１００の表面の数μｍ厚の領
域には、埋め込み層２が２種類ある。その詳細は、ｎ+
型埋め込み層２−ａと、チャンネルストッパー用ｐ+型
埋め込み層２−ｂとが、相互に分離されて存在する。こ
れらの埋め込み層２の表面、及び埋め込み層２が存在し
ていない領域のシリコン基板１００の表面に、ｎ -型の
コレクタ用エピタキシャル・シリコン層３がある。埋め
込み層２は、エピタキシャル成長中に、成長層へのオー
トドーピング及び成長層へ拡散するので、エピタキシャ
ル層へも若干形成される。第一の実施形態と同様に、不
純物濃度が５×１０16ｃｍ-3以下の領域の厚さをもっ
て、実効的なコレクタ用エピタキシャル・シリコン層３
の厚さを定義するならば、コレクタ用エピタキシャル・
シリコン層３の厚さは、約０．５０μｍである。素子分
離のために、ロコス（Local Oxidation of Silicon）法
からなるシリコン酸化膜４は、ｐ+型埋め込み層２−ｂ
に到達する深さまで、コレクタ用エピタキシャル・シリ
コン層３と同じ深さのシリコン酸化膜となっている。
縦断面図である。ｐ-型シリコン基板１は、結晶面方位
（１００）であり、その抵抗率が１０から２０Ω・ｃｍ
である。このシリコン基板１００の表面の数μｍ厚の領
域には、埋め込み層２が２種類ある。その詳細は、ｎ+
型埋め込み層２−ａと、チャンネルストッパー用ｐ+型
埋め込み層２−ｂとが、相互に分離されて存在する。こ
れらの埋め込み層２の表面、及び埋め込み層２が存在し
ていない領域のシリコン基板１００の表面に、ｎ -型の
コレクタ用エピタキシャル・シリコン層３がある。埋め
込み層２は、エピタキシャル成長中に、成長層へのオー
トドーピング及び成長層へ拡散するので、エピタキシャ
ル層へも若干形成される。第一の実施形態と同様に、不
純物濃度が５×１０16ｃｍ-3以下の領域の厚さをもっ
て、実効的なコレクタ用エピタキシャル・シリコン層３
の厚さを定義するならば、コレクタ用エピタキシャル・
シリコン層３の厚さは、約０．５０μｍである。素子分
離のために、ロコス（Local Oxidation of Silicon）法
からなるシリコン酸化膜４は、ｐ+型埋め込み層２−ｂ
に到達する深さまで、コレクタ用エピタキシャル・シリ
コン層３と同じ深さのシリコン酸化膜となっている。
【０１０１】また、ｎ-型のコレクタ用エピタキシャル
・シリコン層３の一部は、高濃度に不純物が添加された
領域がｎ+型埋め込み層２−ａと接続されたｎ+型コレク
タ引き出し領域５がある。また、コレクタ用エピタキシ
ャル・シリコン層３、ロコス法によるシリコン酸化膜
４、ｎ+型コレクタ引き出し領域５、の表面には、シリ
コン酸化膜６がある。
・シリコン層３の一部は、高濃度に不純物が添加された
領域がｎ+型埋め込み層２−ａと接続されたｎ+型コレク
タ引き出し領域５がある。また、コレクタ用エピタキシ
ャル・シリコン層３、ロコス法によるシリコン酸化膜
４、ｎ+型コレクタ引き出し領域５、の表面には、シリ
コン酸化膜６がある。
【０１０２】また、シリコン酸化膜６に、ベース形成の
ために、コレクタ領域を構成するシリコンコレクタ層３
の一部が露出した第２１の開口部２０１が形成されてい
る。シリコン酸化膜６上は、ｐ+型ベース電極用ポリシ
リコン膜７は、選択的に形成されている。このポリシリ
コン膜７は、第２１の開口部２０１の上部で、第２１の
開口部２０１の端部から開口部内にせり出している。ベ
ース電極用ポリシリコン膜７の上面および側面は、シリ
コン窒化膜２４によって被覆され、開口部２０１内にせ
り出している部分の下面には、ｐ型多結晶膜３２が接し
ている。開口部２０１内のコレクタ用エピタキシャル・
シリコン層３上には、エピタキシャル法で形成されたｐ
型真性ベース層３１が存在する。
ために、コレクタ領域を構成するシリコンコレクタ層３
の一部が露出した第２１の開口部２０１が形成されてい
る。シリコン酸化膜６上は、ｐ+型ベース電極用ポリシ
リコン膜７は、選択的に形成されている。このポリシリ
コン膜７は、第２１の開口部２０１の上部で、第２１の
開口部２０１の端部から開口部内にせり出している。ベ
ース電極用ポリシリコン膜７の上面および側面は、シリ
コン窒化膜２４によって被覆され、開口部２０１内にせ
り出している部分の下面には、ｐ型多結晶膜３２が接し
ている。開口部２０１内のコレクタ用エピタキシャル・
シリコン層３上には、エピタキシャル法で形成されたｐ
型真性ベース層３１が存在する。
【０１０３】また、ベース領域３１，３２直下のコレク
タ用エピタキシャル・シリコン層３の内で、ｎ+型埋め
込み層２の近傍の領域は、本来のコレクタ用エピタキシ
ャル・シリコン層３の不純物濃度よりも高濃度に不純物
が添加されたｎ型シリコン・コレクタ９がある。
タ用エピタキシャル・シリコン層３の内で、ｎ+型埋め
込み層２の近傍の領域は、本来のコレクタ用エピタキシ
ャル・シリコン層３の不純物濃度よりも高濃度に不純物
が添加されたｎ型シリコン・コレクタ９がある。
【０１０４】また、ベース領域３１，３２直下のコレク
タ用エピタキシャル・シリコン層３の内で、ベースとｎ
型シリコンからなる第１のコレクタ領域９との間の領域
は、本来のコレクタ用エピタキシャル・シリコン層３の
不純物濃度よりも高濃度に不純物が添加されたｎ型シリ
コンからなる第２のコレクタ領域１２がある。
タ用エピタキシャル・シリコン層３の内で、ベースとｎ
型シリコンからなる第１のコレクタ領域９との間の領域
は、本来のコレクタ用エピタキシャル・シリコン層３の
不純物濃度よりも高濃度に不純物が添加されたｎ型シリ
コンからなる第２のコレクタ領域１２がある。
【０１０５】さらに、ベース電極用ポリシリコン層７を
被覆したシリコン酸化膜２４には、シリコン酸化膜１１
からなる側壁が形成され、この内側の一を開口部２０２
と呼ぶ。開口部２０２内の真性ベース３１の直上の領域
には、ｎ+型エミッタ電極用ポリシリコン１３がある。
被覆したシリコン酸化膜２４には、シリコン酸化膜１１
からなる側壁が形成され、この内側の一を開口部２０２
と呼ぶ。開口部２０２内の真性ベース３１の直上の領域
には、ｎ+型エミッタ電極用ポリシリコン１３がある。
【０１０６】ベース領域３１には、ｎ+型エミッタ電極
用ポリシリコン１３からの不純物拡散によって形成され
た単結晶シリコンによるｎ+型エミッタ領域３３が形成
されている。
用ポリシリコン１３からの不純物拡散によって形成され
た単結晶シリコンによるｎ+型エミッタ領域３３が形成
されている。
【０１０７】これらの領域全ては、シリコン酸化膜１５
で被覆されている。アルミニウム系のエミッタ電極１６
−ａ，ベース電極１６−ｂ及びコレクタ電極１６−ｃ
は、それぞれエミッタ電極用ポリシリコン１３、ベース
電極用ポリシリコン層７及びコレクタ引き出し領域５に
それぞれ接触している。
で被覆されている。アルミニウム系のエミッタ電極１６
−ａ，ベース電極１６−ｂ及びコレクタ電極１６−ｃ
は、それぞれエミッタ電極用ポリシリコン１３、ベース
電極用ポリシリコン層７及びコレクタ引き出し領域５に
それぞれ接触している。
【０１０８】次に、第３の実施形態となる半導体装置作
成の主要工程につき、図面を参照して説明する。
成の主要工程につき、図面を参照して説明する。
【０１０９】まず、図１７（ａ）は、シリコン基体１０
０上にシリコン酸化膜６を形成した工程までを示し、工
程手順は第１の実施形態と同じである。ここでは、シリ
コン酸化膜６の厚さは、５０ｎｍ〜２００ｎｍが適当で
あり、ここでは、約１００ｎｍであった。
０上にシリコン酸化膜６を形成した工程までを示し、工
程手順は第１の実施形態と同じである。ここでは、シリ
コン酸化膜６の厚さは、５０ｎｍ〜２００ｎｍが適当で
あり、ここでは、約１００ｎｍであった。
【０１１０】つぎに、図１７（ｂ）は、ベース電極用ポ
リシリコン７，シリコン窒化膜２４までを形成した状態
の断面図である。通常のＬＰＣＶＤ法で無添加ポリシリ
コン膜７を堆積する。膜厚は、２００ｎｍ〜４００ｎｍ
が適当であり、ここでは、約３００ｎｍであった。イオ
ン注入法でポリシリコン７にボロンを添加する。注入条
件は、例えば、加速エネルギー１０ＫｅＶ、ドーズ量１
×１０16ｃｍ-2であった。フォトリソグラフィーと異方
性ドライエッチによって、不要なポリシリコン７を除去
する。これらの全面を約１５０ｎｍの膜厚のシリコン窒
化膜２４で被覆する。
リシリコン７，シリコン窒化膜２４までを形成した状態
の断面図である。通常のＬＰＣＶＤ法で無添加ポリシリ
コン膜７を堆積する。膜厚は、２００ｎｍ〜４００ｎｍ
が適当であり、ここでは、約３００ｎｍであった。イオ
ン注入法でポリシリコン７にボロンを添加する。注入条
件は、例えば、加速エネルギー１０ＫｅＶ、ドーズ量１
×１０16ｃｍ-2であった。フォトリソグラフィーと異方
性ドライエッチによって、不要なポリシリコン７を除去
する。これらの全面を約１５０ｎｍの膜厚のシリコン窒
化膜２４で被覆する。
【０１１１】つぎに、図１８（ａ）は、フォトレジスタ
４１を積層した後、通常のフォトリソグラフィーと異方
性ドライエッチによって、シリコン窒化膜２４と、ベー
ス電極用ポリシリコン７に開口部２０１を形成した状態
である。
４１を積層した後、通常のフォトリソグラフィーと異方
性ドライエッチによって、シリコン窒化膜２４と、ベー
ス電極用ポリシリコン７に開口部２０１を形成した状態
である。
【０１１２】つぎに、図１８（ｂ）は、リンをイオン注
入することで、第１のコレクタ領域９を形成した状態の
断面図である。イオン注入条件としては、加速エネルギ
ーが３００〜５００ＫｅＶ、ドーズ量１×１０12〜５×
１０13ｃｍ-2が適当である。ここでは、加速エネルギー
が３５０ＫｅＶ、ドーズ量１．５×１０13ｃｍ-2であっ
た。
入することで、第１のコレクタ領域９を形成した状態の
断面図である。イオン注入条件としては、加速エネルギ
ーが３００〜５００ＫｅＶ、ドーズ量１×１０12〜５×
１０13ｃｍ-2が適当である。ここでは、加速エネルギー
が３５０ＫｅＶ、ドーズ量１．５×１０13ｃｍ-2であっ
た。
【０１１３】つぎに、図１９（ａ）は、引き続きフォト
レジスト４１を除去し、シリコン窒化膜２４を堆積した
状態の縦断面図である。また、シリコン窒化膜２４堆積
後、イオン注入したリンのの活性化、及びイオン注入損
傷回復のために窒素ガス中で９００℃、２０分間、熱処
理をした。
レジスト４１を除去し、シリコン窒化膜２４を堆積した
状態の縦断面図である。また、シリコン窒化膜２４堆積
後、イオン注入したリンのの活性化、及びイオン注入損
傷回復のために窒素ガス中で９００℃、２０分間、熱処
理をした。
【０１１４】つぎに、図１９（ｂ）は、引き続き、異方
性ドライエッチング法によって、直前に堆積させたシリ
コン窒化膜２４の厚さ分だけ、エッチバックさせ、シリ
コン酸化膜６を表出させた段階の縦断面図である。
性ドライエッチング法によって、直前に堆積させたシリ
コン窒化膜２４の厚さ分だけ、エッチバックさせ、シリ
コン酸化膜６を表出させた段階の縦断面図である。
【０１１５】つぎに、図２０（ａ）は、引き続き、ＨＦ
系溶液によってシリコン酸化膜６を横方向へエッチング
させ、コレクタ用エピタキシャル・シリコン層３及び、
ベース電極用ポリシリコン７の下面を露出させた段階の
縦断面図である。シリコン酸化膜６を横方向へエッチン
グによりベース電極用ポリシリコン７の露出される寸法
は、将来形成する真性ベース３１の厚さ分よりも、少な
くとも長くなっている。
系溶液によってシリコン酸化膜６を横方向へエッチング
させ、コレクタ用エピタキシャル・シリコン層３及び、
ベース電極用ポリシリコン７の下面を露出させた段階の
縦断面図である。シリコン酸化膜６を横方向へエッチン
グによりベース電極用ポリシリコン７の露出される寸法
は、将来形成する真性ベース３１の厚さ分よりも、少な
くとも長くなっている。
【０１１６】また、このサイドエッチ寸法はベース電極
用ポリシリコンの膜厚よりも短くてよい。ここでは、約
１５０ｎｍの寸法分、ベース電極用ポリシリコン７の下
面を露出されている。
用ポリシリコンの膜厚よりも短くてよい。ここでは、約
１５０ｎｍの寸法分、ベース電極用ポリシリコン７の下
面を露出されている。
【０１１７】つぎに、図２０（ｂ）は、選択的結晶成長
法によって真性ベース３１、及び真性ベース３１をベー
ス電極用ポリシリコン７へ接続させている多結晶層３２
を形成した段階の断面図である。成長条件としては Ｌ
ＰＣＶＤ法、ガスソースＭＢＥ法なども可能であるが、
ここではＵＨＶ／ＣＶＤ法を例として説明する。基板温
度６０５℃、Ｓｉ2Ｈ6流量３ｓｃｃｍ、ＧｅＨ4流量２
ｓｃｃｍが条件の一例である。この時、ベース電極用ポ
リシリコン７のせり出し部分の下面からコレクタ領域を
構成するシリコンコレクタ層３に向かってＰ型の多結晶
ＳｉＧｅ膜３２が形成される。一方、シリコンコレクタ
層３の露出した部分にはｐ型単結晶ＳｉＧｅ合金／単結
晶Ｓｉからなるベース領域３１が形成されている。これ
ら多結晶ＳｉＧｅ合金／多結晶Ｓｉ複合膜３２とＳｉＧ
ｅ合金／Ｓｉ・ベース領域３１は、互いに接触してい
る。その詳細を説明する。
法によって真性ベース３１、及び真性ベース３１をベー
ス電極用ポリシリコン７へ接続させている多結晶層３２
を形成した段階の断面図である。成長条件としては Ｌ
ＰＣＶＤ法、ガスソースＭＢＥ法なども可能であるが、
ここではＵＨＶ／ＣＶＤ法を例として説明する。基板温
度６０５℃、Ｓｉ2Ｈ6流量３ｓｃｃｍ、ＧｅＨ4流量２
ｓｃｃｍが条件の一例である。この時、ベース電極用ポ
リシリコン７のせり出し部分の下面からコレクタ領域を
構成するシリコンコレクタ層３に向かってＰ型の多結晶
ＳｉＧｅ膜３２が形成される。一方、シリコンコレクタ
層３の露出した部分にはｐ型単結晶ＳｉＧｅ合金／単結
晶Ｓｉからなるベース領域３１が形成されている。これ
ら多結晶ＳｉＧｅ合金／多結晶Ｓｉ複合膜３２とＳｉＧ
ｅ合金／Ｓｉ・ベース領域３１は、互いに接触してい
る。その詳細を説明する。
【０１１８】次に、選択エピタキシャル成長法によっ
て、開口部３０２内部のシリコンコレクタ３上に無添加
ＳｉＧｅ層３１を成長する。Ｇｅ濃度は、約１０％であ
った。
て、開口部３０２内部のシリコンコレクタ３上に無添加
ＳｉＧｅ層３１を成長する。Ｇｅ濃度は、約１０％であ
った。
【０１１９】この時、仮にファセットが発生しても、事
実上問題ない。成長膜厚は、約２５ｎｍである。もちろ
ん後工程の熱処理によって、欠陥が発生しない範囲内で
膜厚を厚くすることは可能である。
実上問題ない。成長膜厚は、約２５ｎｍである。もちろ
ん後工程の熱処理によって、欠陥が発生しない範囲内で
膜厚を厚くすることは可能である。
【０１２０】またこの時、同時にｐ+型ポリシリコンの
下面にも無添加多結晶ＳｉＧｅ膜が形成される。この多
結晶膜を高濃度にボロンを添加するために、熱処理をす
ることによりｐ+型多結晶ＳｉＧｅ膜とする。
下面にも無添加多結晶ＳｉＧｅ膜が形成される。この多
結晶膜を高濃度にボロンを添加するために、熱処理をす
ることによりｐ+型多結晶ＳｉＧｅ膜とする。
【０１２１】次に、真性ベースを無添加ＳｉＧｅ膜３５
上に形成する。真性ベース層は二層からなり、傾斜Ｇｅ
プロファイルをなすｐ+型ＳｉＧｅ層とｐ型Ｓｉ層とか
ら構成されている。Ｇｅプロファイル、不純物としての
ボロン濃度プロファイル、とその膜厚の例を述べる。Ｓ
ｉＧｅ中のＧｅ濃度が１０％から直線的に０％へと減少
するプロファイルを持つ層の厚さは、４０ｎｍである。
その上にＧｅを含まない、すなわち純粋にＳｉからなる
層が、３０ｎｍ存在する。この両層には、ボロンが５×
１０18ｃｍ-3が添加されている。
上に形成する。真性ベース層は二層からなり、傾斜Ｇｅ
プロファイルをなすｐ+型ＳｉＧｅ層とｐ型Ｓｉ層とか
ら構成されている。Ｇｅプロファイル、不純物としての
ボロン濃度プロファイル、とその膜厚の例を述べる。Ｓ
ｉＧｅ中のＧｅ濃度が１０％から直線的に０％へと減少
するプロファイルを持つ層の厚さは、４０ｎｍである。
その上にＧｅを含まない、すなわち純粋にＳｉからなる
層が、３０ｎｍ存在する。この両層には、ボロンが５×
１０18ｃｍ-3が添加されている。
【０１２２】つぎに、図２１（ａ）は、リンをイオン注
入して第２のコレクタ領域１２を形成した段階の縦断面
図である。リンの注入条件としては、第１のコレクタ領
域９中のリン・プロファイルと滑らかに接続される必要
がある。一例の条件は、加速エネルギーが２００Ｋｅ
Ｖ、ドーズ量４×１０12ｃｍ-2であった。
入して第２のコレクタ領域１２を形成した段階の縦断面
図である。リンの注入条件としては、第１のコレクタ領
域９中のリン・プロファイルと滑らかに接続される必要
がある。一例の条件は、加速エネルギーが２００Ｋｅ
Ｖ、ドーズ量４×１０12ｃｍ-2であった。
【０１２３】次に、図２１（ｂ）は、第１の実施形態と
同様に、ＬＰＣＶＤ法により、リン添加ポリシリコンを
約２５０ｎｍ堆積させる。更に、フォトリソグラフィー
と異方性ドライエッチによってポリシリコンをパターニ
ングする。この様にして、ｎ +型エミッタ電極用ポリシ
リコン１３が形成される。熱処理（例えば、９３０℃、
１０秒）を行い、エミッタ電極用ポリシリコン１３か
ら、真性ベース３１領域へリンが拡散されて、ｎ+型単
結晶エミッタ領域３３が形成される。
同様に、ＬＰＣＶＤ法により、リン添加ポリシリコンを
約２５０ｎｍ堆積させる。更に、フォトリソグラフィー
と異方性ドライエッチによってポリシリコンをパターニ
ングする。この様にして、ｎ +型エミッタ電極用ポリシ
リコン１３が形成される。熱処理（例えば、９３０℃、
１０秒）を行い、エミッタ電極用ポリシリコン１３か
ら、真性ベース３１領域へリンが拡散されて、ｎ+型単
結晶エミッタ領域３３が形成される。
【０１２４】引き続き、ウエハー全体を約３００ｎｍ厚
さのシリコン酸化膜１５で被覆させる。さらに、フォト
リソグラフィーと異方性ドライエッチによってエミッタ
電極用ポリシリコン１３、ベース電極用ポリシリコン
７、コレクタ引き出し領域５、に達する開口部を形成す
る。フォトレジスト除去後、アルミニウム合金のスパッ
タ、フォトレジストとドライエッチとによるパターニン
グをすれば、図１６の半導体装置が形成される。
さのシリコン酸化膜１５で被覆させる。さらに、フォト
リソグラフィーと異方性ドライエッチによってエミッタ
電極用ポリシリコン１３、ベース電極用ポリシリコン
７、コレクタ引き出し領域５、に達する開口部を形成す
る。フォトレジスト除去後、アルミニウム合金のスパッ
タ、フォトレジストとドライエッチとによるパターニン
グをすれば、図１６の半導体装置が形成される。
【０１２５】次に、ＳｉＧｅベースに特有の問題が解決
されることを述べる。図２２が、本発明のＳｉＧｅベー
ストランジスタの不純物プロファイルである。図２２に
は本実施形態のトランジスタに関する横軸にポリ／単結
晶エミッタのエミッタの界面からの深さ（μｍ）を、縦
軸にその不純物濃度（ｃｍ-3）とした特性図を示してお
り、表面に、エミッタポリシリコンからリンが約３０ｎ
ｍ拡散されたエミッタ領域があり、次の４０ｎｍの領域
は、ボロンが約５×１０18ｃｍ-3であり、Ｇｅの濃度は
単調に０％〜１０％に増加する。
されることを述べる。図２２が、本発明のＳｉＧｅベー
ストランジスタの不純物プロファイルである。図２２に
は本実施形態のトランジスタに関する横軸にポリ／単結
晶エミッタのエミッタの界面からの深さ（μｍ）を、縦
軸にその不純物濃度（ｃｍ-3）とした特性図を示してお
り、表面に、エミッタポリシリコンからリンが約３０ｎ
ｍ拡散されたエミッタ領域があり、次の４０ｎｍの領域
は、ボロンが約５×１０18ｃｍ-3であり、Ｇｅの濃度は
単調に０％〜１０％に増加する。
【０１２６】つぎの２５ｎｍの領域は、Ｇｅが一定濃度
（ここでは、Ｇｅ＝１０％）のＳｉＧｅ合金であり、こ
の領域の表面に近い部分と、このＳｉＧｅ合金層の表面
から遠い部分（最表面から９５ｎｍの領域）には、この
領域のボロンよりも高濃度であるリンがイオン注入で添
加されている。
（ここでは、Ｇｅ＝１０％）のＳｉＧｅ合金であり、こ
の領域の表面に近い部分と、このＳｉＧｅ合金層の表面
から遠い部分（最表面から９５ｎｍの領域）には、この
領域のボロンよりも高濃度であるリンがイオン注入で添
加されている。
【０１２７】それに対して、図２３が、従来技術の不純
物プロファイルであり、あらかじめ燐のイオン注入をし
た後、ＳｉＧｅを成長した場合のＳｉＧｅベース・トラ
ンジスタのプロファイルである。図２２との違いは、最
表面から約９５ｎｍにあるＳｉＧｅ／Ｓｉのヘテロ界面
近傍で、ボロンの濃度がリンよりも高濃度である。
物プロファイルであり、あらかじめ燐のイオン注入をし
た後、ＳｉＧｅを成長した場合のＳｉＧｅベース・トラ
ンジスタのプロファイルである。図２２との違いは、最
表面から約９５ｎｍにあるＳｉＧｅ／Ｓｉのヘテロ界面
近傍で、ボロンの濃度がリンよりも高濃度である。
【０１２８】本実施形態によれば、ＳｉＧｅ／Ｓｉ界面
に形成されたボロン添加領域を、燐によって完全にｎ型
に補償できている。
に形成されたボロン添加領域を、燐によって完全にｎ型
に補償できている。
【０１２９】また、本実施形態は、第２の実施形態にた
いして、ベース領域（外部ベースを含めて）とエミッタ
領域とが１回のフォトリソグラフィで決定されているの
で、微細化が可能である。
いして、ベース領域（外部ベースを含めて）とエミッタ
領域とが１回のフォトリソグラフィで決定されているの
で、微細化が可能である。
【０１３０】さらに、従来技術では予めリンをイオン注
入して、がコレクタ領域からリンを拡散して、選択エピ
タキシャル成長されたＳｉＧｅ／Ｓｉ界面のボロンを打
ち消している。このリン拡散で、ボロンを打ち消すため
には充分なリンを高濃度としなければならない。これに
対して、本実施形態では、界面の深さに注入エネルギー
を合わせて、リンをイオン注入するので、リンの濃度は
ぎりぎりの濃度まで、低減できる。コレクタ濃度が下が
れば、ベース・コレクタ接合容量を低減でき、遮断周波
数ｆTの一層の高域化が可能である。
入して、がコレクタ領域からリンを拡散して、選択エピ
タキシャル成長されたＳｉＧｅ／Ｓｉ界面のボロンを打
ち消している。このリン拡散で、ボロンを打ち消すため
には充分なリンを高濃度としなければならない。これに
対して、本実施形態では、界面の深さに注入エネルギー
を合わせて、リンをイオン注入するので、リンの濃度は
ぎりぎりの濃度まで、低減できる。コレクタ濃度が下が
れば、ベース・コレクタ接合容量を低減でき、遮断周波
数ｆTの一層の高域化が可能である。
【０１３１】
【発明の効果】本発明による半導体装置は、従来の半導
体装置に比べて次の様な有利な点がある。第一に、遮断
周波数ｆTの向上と、コレクタ・ベース間接合容量ＣCB
の低減とを同時に実現できる。
体装置に比べて次の様な有利な点がある。第一に、遮断
周波数ｆTの向上と、コレクタ・ベース間接合容量ＣCB
の低減とを同時に実現できる。
【０１３２】例えば、図７は、本発明のトランジスタに
関する横軸にポリ／単結晶エミッタからエミッタの界面
からの深さ（μｍ）を、縦軸にその不純物濃度（ｃ
ｍ-3）とした不純物プロファイルである。真性領域は、
エミッタは砒素からなり、その深さは約０．０８μｍ，
ベース領域は１０18ｃｍ-3台のボロンからなり、深さは
０．０８〜０．１５μｍの領域である。コレクタはリン
の約２×１０17ｃｍ-3である。 また、外部領域のプロ
ファイルは、表面で１０19ｃｍ-3台のボロンが濃度が低
下しながら、約０．２８μｍの深さまである外部ベース
と、この深さで約１×１０16ｃｍ-3のリンと接合が形成
される。
関する横軸にポリ／単結晶エミッタからエミッタの界面
からの深さ（μｍ）を、縦軸にその不純物濃度（ｃ
ｍ-3）とした不純物プロファイルである。真性領域は、
エミッタは砒素からなり、その深さは約０．０８μｍ，
ベース領域は１０18ｃｍ-3台のボロンからなり、深さは
０．０８〜０．１５μｍの領域である。コレクタはリン
の約２×１０17ｃｍ-3である。 また、外部領域のプロ
ファイルは、表面で１０19ｃｍ-3台のボロンが濃度が低
下しながら、約０．２８μｍの深さまである外部ベース
と、この深さで約１×１０16ｃｍ-3のリンと接合が形成
される。
【０１３３】また、図８は、従来技術のトランジスタに
関する不純物プロファイルを示す。真性領域は図７と同
じである。外部領域は、表面から約０．２６μｍまでは
ボロンが添加された外部ベースがあり、次に１０17ｃｍ
-3台のリンがこの外部ベースの下にある。深従来技術の
トランジスタでは、真性ベース１１直下のコレクタ領域
の不純物濃度は、外部ベース１０と接するコレクタ領域
の不純物濃度とほぼ同じとして、真性ベース１１と外部
ベース１１の隣の不純物濃度の差異が顕著に異なってい
ることが解る。従って、本発明のトランジスタでは、真
性ベース直下のコレクタ領域の不純物濃度は従来技術の
場合と同じであるが、外部ベースと接するコレクタ領域
の不純物濃度は、コレクタ用シリコン・エピタキシャル
層３の当初の不純物濃度となっている。
関する不純物プロファイルを示す。真性領域は図７と同
じである。外部領域は、表面から約０．２６μｍまでは
ボロンが添加された外部ベースがあり、次に１０17ｃｍ
-3台のリンがこの外部ベースの下にある。深従来技術の
トランジスタでは、真性ベース１１直下のコレクタ領域
の不純物濃度は、外部ベース１０と接するコレクタ領域
の不純物濃度とほぼ同じとして、真性ベース１１と外部
ベース１１の隣の不純物濃度の差異が顕著に異なってい
ることが解る。従って、本発明のトランジスタでは、真
性ベース直下のコレクタ領域の不純物濃度は従来技術の
場合と同じであるが、外部ベースと接するコレクタ領域
の不純物濃度は、コレクタ用シリコン・エピタキシャル
層３の当初の不純物濃度となっている。
【０１３４】この不純物濃度の差異は、具体的な効果と
しては、容量の低減である。即ち、Ｃ−Ｂ間に１Ｖを印
加した場合で比較する。従来技術では、外部ベースの容
量と真性ベースの容量とを単位面積当たりで比較する
と、両者には大差が無く、約１．２×１０5ｐＦ／ｃｍ2
（Ｎｃ：２×１０17ｃｍ-3）であった。
しては、容量の低減である。即ち、Ｃ−Ｂ間に１Ｖを印
加した場合で比較する。従来技術では、外部ベースの容
量と真性ベースの容量とを単位面積当たりで比較する
と、両者には大差が無く、約１．２×１０5ｐＦ／ｃｍ2
（Ｎｃ：２×１０17ｃｍ-3）であった。
【０１３５】これに対して、本発明では、単位面積当た
りの外部ベース容量は従来技術と同じである。しかし、
単位面積当たりの外部ベース容量は、約７×１０4ｐＦ
／ｃｍ2（Ｎｃ：５×１０16ｃｍ-3）であり、従来に比
べて約１／２である。この結果により、ＣCBの低減と遮
断周波数ｆTの高域化を共に達成することができた。
りの外部ベース容量は従来技術と同じである。しかし、
単位面積当たりの外部ベース容量は、約７×１０4ｐＦ
／ｃｍ2（Ｎｃ：５×１０16ｃｍ-3）であり、従来に比
べて約１／２である。この結果により、ＣCBの低減と遮
断周波数ｆTの高域化を共に達成することができた。
【０１３６】また、第二に、ｎ+型埋め込み層近傍領域
のｎ-型エピタキシャル・シリコン層を高濃度化するプ
ロセスによって、コレクタ用エピタキシャル・シリコン
層の膜厚バラツキに起因する電気特性のバラツキを小さ
くできる。
のｎ-型エピタキシャル・シリコン層を高濃度化するプ
ロセスによって、コレクタ用エピタキシャル・シリコン
層の膜厚バラツキに起因する電気特性のバラツキを小さ
くできる。
【０１３７】この効果が得られる理由は、真性ベース直
下領域だけに深い領域までイオン注入が可能となったの
で、エピタキシャル層の実効的な厚さのバラツキを、全
てこのイオン注入によって燐を添加できるからである。
下領域だけに深い領域までイオン注入が可能となったの
で、エピタキシャル層の実効的な厚さのバラツキを、全
てこのイオン注入によって燐を添加できるからである。
【図１】本発明の第１の実施形態となる半導体装置の縦
断面図である。
断面図である。
【図２】本発明の第１の実施形態となる半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図３】本発明の第１の実施形態となる半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図４】本発明の第１の実施形態となる半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図５】本発明の第１の実施形態となる半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図６】本発明の第１の実施形態となる半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図７】本発明による半導体装置の不純物プロファイル
である。
である。
【図８】従来技術による半導体装置の不純物プロファイ
ルである。
ルである。
【図９】本発明の第２に実施形態となる半導体装置の縦
断面図である。
断面図である。
【図１０】本発明の第２の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１１】本発明の第２の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１２】本発明の第２の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１３】本発明の第２の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１４】本発明の第２の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１５】本発明の第２の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１６】本発明の第３に実施形態となる半導体装置の
縦断面図である。
縦断面図である。
【図１７】本発明の第３の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１８】本発明の第３の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１９】本発明の第３の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図２０】本発明の第３の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図２１】本発明の第３の実施形態となる半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図２２】本発明による半導体装置の不純物プロファイ
ルである。
ルである。
【図２３】従来技術による半導体装置の不純物プロファ
イルである。
イルである。
【図２４】従来技術の半導体装置の縦断面図である。
【図２５】従来技術の半導体装置の縦断面図である。
【図２６】従来技術の半導体装置の縦断面図である。
【図２７】従来技術の半導体装置の縦断面図である。
１ ｐ−型シリコン基板 ２ 埋め込み層 ３ コレクタ用エピタキシャル・シリコン層 ４ ロコス法からなるシリコン酸化膜 ５ コレクタ引き出し領域 ６ シリコン酸化膜 ７ ベース電極用ポリシリコン ８ シリコン酸化膜 ９ 第１のコレクタ領域 １０ 外部ベース １１ 真性ベース １２ 第２のコレクタ領域 １３ エミッタ電極用ポリシリコン １４ 単結晶エミッタ領域 １５ シリコン酸化膜 １６−ａ エミッタ用アルミニウム合金電極 １６−ｂ ベース用アルミニウム合金電極 １６−ｃ コレクタ用アルミニウム合金電極 ２１ 真性ベース単結晶Ｓｉ層 ２２ 多結晶Ｓｉ層 ３１ 真性ベース単結晶ＳｉＧｅ合金層 ３２ 多結晶ＳｉＧｅ層 ３３ 単結晶エミッタ領域 ３４ シリコン窒化膜 １００ シリコン基体 １０１ 第１の開口部 １０２ 第２の開口部 １０３ 第３の開口部 ２０１ 第１の開口部 ２０２ 第２の開口部 ２０３ 第３の開口部
Claims (8)
- 【請求項１】 高濃度からなる埋込層と表面が低濃度か
らなるシリコン基体を形成し、 前記シリコン基体の表面に単層又は複層からなる膜を形
成し、フォトリソグラフィとドライエッチで開口部を形
成し、 次にコレクタ領域を形成するためフォトレジストを除去
前にリンをイオン注入して前記埋込層に接して第１のコ
レクタ領域を形成し、前記シリコン基体表面へボロンを
イオン注入し、 真性ベースを形成し、前記開口部を形成する膜をマスク
材としてリンを選択的にイオン注入して、前記真性ベー
スと前記第１のコレクタ領域との間に第２のコレクタ領
域を形成し、 さらに、エミッタ電極用ポリシリコンを形成し、前記エ
ミッタ電極用ポリシリコンから前記真性ベース領域へ不
純物を拡散して単結晶エミッタ領域を形成することを特
徴とする半導体装置の形成方法。 - 【請求項２】 エピタキシャル法またはイオン注入法等
ベースを形成したバイポーラ・トランジスタの半導体装
置の形成方法において、 直上にエミッタが形成されるベース領域を真性ベースと
し、その周辺領域を外部ベース領域として、前記バイポ
ーラ・トランジスタのコレクタ用エピタキシャルシリコ
ン層のうちで、まず、開口部を形成する際にフォトレジ
ストが付いている状態で埋め込み層に近い領域にイオン
注入法によってコレクタ領域を高濃度化し、次に前記ベ
ース領域を形成してから、イオン注入法によって前記ベ
ース領域直下のコレクタ領域を高濃度化することにより
形成されることを特徴とする半導体装置の形成方法。 - 【請求項３】 高濃度からなる埋込層と表面が低濃度か
らなるシリコン基体を形成し、 つぎに、前記シリコン基体上に第１の絶縁膜及びベース
電極用ポリシリコンとフォトレジストを形成し、前記フ
ォトレジストをパターニングし、および異方性ドライエ
ッチングにより、前記ベース電極用ポリシリコンと絶縁
膜に開口部を形成し、燐をイオン注入して前記埋込層に
接して第１のコレクタ領域を形成し、非選択エピタキシ
ャル成長で、ボロン添加のシリコンを成長させ、前記シ
リコン基体の上に単結晶からなる真性ベースを形成し、
前記真性ベース以外の領域に多結晶シリコンを形成し、 引き続き、第２の絶縁膜で表面を被覆後にフォトレジス
トのパターニングと異方性のドライエッチングによって
前記真性ベース上に開口部を形成し、燐のイオン注入に
よって前記第１のコレクタ領域の上に第２のコレクタ領
域を形成したことを特徴とする半導体装置の形成方法。 - 【請求項４】 請求項３に記載の半導体装置の形成方法
において、さらに、前記真性ベース上にエミッタ電極用
ポリシリコンを形成し、エミッタ押し込みの熱処理によ
って単結晶エミッタ形成することを特徴とする半導体装
置の形成方法。 - 【請求項５】 高濃度からなる埋込層と表面が低濃度か
らなるシリコン基体を形成し、 つぎに、前記シリコン基体上に第１の絶縁膜を形成し、
ベース電極用ポリシリコン膜を堆積し、フォトリソグラ
フィーと異方性ドライエッチによって不要な前記ポリシ
リコン膜を除去し、これらの全面に前記第１の絶縁膜と
は異なる材質の第２の絶縁膜で被覆し、前記第２の絶縁
膜と前記ベース電極用ポリシリコンに第１の開口部を形
成し、リンをイオン注入することで第１のコレクタ領域
を形成し、 さらに、前記第２の絶縁膜と同じ材質の第３の絶縁膜を
形成し、異方性ドライエッチング法によって直前に堆積
させた前記第３の絶縁膜の厚さ分だけエッチバックさせ
て前記第１の絶縁膜を表出させ、引き続き、前記第１の
絶縁膜を横方向へエッチングさせ前記シリコン基体及び
前記ベース電極用ポリシリコンの下面を露出させ、選択
的結晶成長法によって真性ベース、及び前記真性ベース
をベース電極用ポリシリコンへ接続させる外部ベースの
多結晶層を形成し、 さらに、リンをイオン注入して第２のコレクタ領域を形
成することを特徴とする半導体装置の形成方法。 - 【請求項６】 請求項５に記載の半導体装置の形成方法
において、前記ベース領域は、単結晶ＳｉＧｅ合金又は
単結晶ＳｉＧｅ合金と単結晶Ｓｉとの複合膜からなるベ
ース領域であることを特徴とする半導体装置の形成方
法。 - 【請求項７】 請求項５に記載の半導体装置の形成方法
において、 さらに、第４の絶縁膜からなる側壁を開口に形成し、エ
ミッタ電極用ポリシリコンを形成し、前記真性ベース領
域へ不純物が拡散されて単結晶エミッタ領域を形成した
ことを特徴とする半導体装置の形成方法。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体装置の形成方法によって形成されたことを特徴と
する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09507598A JP3186691B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置及びその形成方法 |
| KR1019990011870A KR100294129B1 (ko) | 1998-04-07 | 1999-04-06 | 고속이며 기생용량이 낮은 반도체 장치 및 그 제조방법 |
| CN99105440A CN1231506A (zh) | 1998-04-07 | 1999-04-06 | 高速和低寄生电容的半导体器件及其制造方法 |
| EP99106884A EP0949665A3 (en) | 1998-04-07 | 1999-04-07 | High speed and low parasitic capacitance bipolar transistor and method for fabricating it |
| US09/791,800 US6436781B2 (en) | 1998-04-07 | 2001-02-26 | High speed and low parasitic capacitance semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09507598A JP3186691B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297708A true JPH11297708A (ja) | 1999-10-29 |
| JP3186691B2 JP3186691B2 (ja) | 2001-07-11 |
Family
ID=14127862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09507598A Expired - Lifetime JP3186691B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6436781B2 (ja) |
| EP (1) | EP0949665A3 (ja) |
| JP (1) | JP3186691B2 (ja) |
| KR (1) | KR100294129B1 (ja) |
| CN (1) | CN1231506A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338930A (ja) * | 2000-05-29 | 2001-12-07 | Nec Corp | 半導体装置および半導体製造方法 |
| KR100466144B1 (ko) * | 2001-01-25 | 2005-01-13 | 인터내셔널 비지네스 머신즈 코포레이션 | ＳｉＧｅ 바이폴라 트랜지스터 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19957113A1 (de) * | 1999-11-26 | 2001-06-07 | Infineon Technologies Ag | Verfahren zur Herstellung eines aktiven Transistorgebietes |
| US6688335B2 (en) | 2000-07-14 | 2004-02-10 | Suzuki Sogyo Co., Ltd. | Liquid hammer prevention device |
| US6534372B1 (en) * | 2000-11-22 | 2003-03-18 | Newport Fab, Llc | Method for fabricating a self-aligned emitter in a bipolar transistor |
| JP2002206689A (ja) | 2000-11-24 | 2002-07-26 | Suzuki Sogyo Co Ltd | 配管直列型液撃防止器 |
| US6770952B2 (en) * | 2001-04-30 | 2004-08-03 | Texas Instruments Incorporated | Integrated process for high voltage and high performance silicon-on-insulator bipolar devices |
| US20020177253A1 (en) * | 2001-05-25 | 2002-11-28 | International Business Machines Corporation | Process for making a high voltage NPN Bipolar device with improved AC performance |
| US6861324B2 (en) * | 2001-06-15 | 2005-03-01 | Maxim Integrated Products, Inc. | Method of forming a super self-aligned hetero-junction bipolar transistor |
| DE10134089A1 (de) * | 2001-07-13 | 2003-01-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter |
| DE10160509A1 (de) * | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| DE10160511A1 (de) * | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Bipolarer Transistor |
| KR100437494B1 (ko) * | 2002-03-25 | 2004-06-25 | 주식회사 케이이씨 | 트랜지스터 및 그 제조 방법 |
| JP3761162B2 (ja) * | 2002-03-27 | 2006-03-29 | ローム株式会社 | バイポーラトランジスタ及びこれを用いた半導体装置 |
| US7521733B2 (en) * | 2002-05-14 | 2009-04-21 | Infineon Technologies Ag | Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor |
| US6869854B2 (en) * | 2002-07-18 | 2005-03-22 | International Business Machines Corporation | Diffused extrinsic base and method for fabrication |
| US6911716B2 (en) * | 2002-09-09 | 2005-06-28 | Lucent Technologies, Inc. | Bipolar transistors with vertical structures |
| JP2004111852A (ja) | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| DE10254663B4 (de) * | 2002-11-22 | 2005-08-04 | Austriamicrosystems Ag | Transistor mit niederohmigem Basisanschluß und Verfahren zum Herstellen |
| DE10306597B4 (de) * | 2003-02-17 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit erhöhter Durchbruchspannung durch tieferliegenden Subkollektorabschnitt |
| US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
| DE10358046B4 (de) | 2003-12-05 | 2010-06-17 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Bipolartransistor mit erhöhtem Basisanschlussgebiet und Verfahren zu seiner Herstellung |
| US7084485B2 (en) * | 2003-12-31 | 2006-08-01 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component, and semiconductor component formed thereby |
| US7075126B2 (en) * | 2004-02-27 | 2006-07-11 | International Business Machines Corporation | Transistor structure with minimized parasitics and method of fabricating the same |
| US20060170074A1 (en) * | 2004-12-28 | 2006-08-03 | Yoshikazu Ibara | Semiconductor device |
| JP2006210790A (ja) * | 2005-01-31 | 2006-08-10 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20080217742A1 (en) * | 2007-03-09 | 2008-09-11 | International Business Machines Corporation | Tailored bipolar transistor doping profile for improved reliability |
| US7750371B2 (en) * | 2007-04-30 | 2010-07-06 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor structure and method |
| KR101126933B1 (ko) * | 2008-09-02 | 2012-03-20 | 주식회사 동부하이텍 | 폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법 |
| CN101714553B (zh) * | 2008-09-29 | 2011-05-11 | 凹凸电子（武汉）有限公司 | 单元晶体管、集成电路及显示系统 |
| CN101728263B (zh) * | 2008-10-24 | 2011-07-06 | 中芯国际集成电路制造(上海)有限公司 | 控制源/漏结电容的方法和pmos晶体管的形成方法 |
| US8735289B2 (en) * | 2010-11-29 | 2014-05-27 | Infineon Technologies Ag | Method of contacting a doping region in a semiconductor substrate |
| CN102543725A (zh) * | 2010-12-20 | 2012-07-04 | 上海华虹Nec电子有限公司 | 高速锗硅异质结双极晶体管的制造方法 |
| CN102543726B (zh) * | 2010-12-20 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 高压锗硅异质结双极晶体管的制造方法 |
| CN103137675B (zh) * | 2011-11-23 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 具有高击穿电压的锗硅异质结双极晶体管结构及其制作方法 |
| CN102651384B (zh) * | 2012-05-16 | 2014-09-17 | 清华大学 | 嵌入式外延外基区双极晶体管及其制备方法 |
| CN103000679B (zh) * | 2012-12-20 | 2015-05-06 | 清华大学 | 低电阻多晶连接基区全自对准双极晶体管及其制备方法 |
| CN103022110B (zh) * | 2012-12-20 | 2015-07-29 | 清华大学 | 金属硅化物抬升外基区全自对准双极晶体管及其制备方法 |
| NL2018115B1 (en) * | 2017-01-03 | 2018-07-25 | Univ Delft Tech | Active semiconductor device with linearized depletion capacitance |
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021934A (ja) | 1988-06-10 | 1990-01-08 | Fujitsu Ltd | バイポーラ半導体装置の製造方法 |
| JPH03138946A (ja) * | 1989-10-24 | 1991-06-13 | Sony Corp | 半導体装置 |
| JP3254691B2 (ja) | 1990-08-31 | 2002-02-12 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| JPH06216145A (ja) | 1992-01-28 | 1994-08-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05267317A (ja) | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2842042B2 (ja) | 1992-05-08 | 1998-12-24 | 日本電気株式会社 | 半導体装置 |
| JP2551364B2 (ja) * | 1993-11-26 | 1996-11-06 | 日本電気株式会社 | 半導体装置 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2748898B2 (ja) * | 1995-08-31 | 1998-05-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3562284B2 (ja) | 1998-01-13 | 2004-09-08 | 株式会社日立製作所 | バイポーラトランジスタおよびその製造方法 |
| JP3257523B2 (ja) * | 1998-10-07 | 2002-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-04-07 JP JP09507598A patent/JP3186691B2/ja not_active Expired - Lifetime
-
1999
- 1999-04-06 KR KR1019990011870A patent/KR100294129B1/ko not_active IP Right Cessation
- 1999-04-06 CN CN99105440A patent/CN1231506A/zh active Pending
- 1999-04-07 EP EP99106884A patent/EP0949665A3/en not_active Withdrawn
-
2001
- 2001-02-26 US US09/791,800 patent/US6436781B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338930A (ja) * | 2000-05-29 | 2001-12-07 | Nec Corp | 半導体装置および半導体製造方法 |
| KR100466144B1 (ko) * | 2001-01-25 | 2005-01-13 | 인터내셔널 비지네스 머신즈 코포레이션 | ＳｉＧｅ 바이폴라 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990082963A (ko) | 1999-11-25 |
| CN1231506A (zh) | 1999-10-13 |
| EP0949665A2 (en) | 1999-10-13 |
| JP3186691B2 (ja) | 2001-07-11 |
| US20010009793A1 (en) | 2001-07-26 |
| EP0949665A3 (en) | 2000-06-28 |
| US6436781B2 (en) | 2002-08-20 |
| KR100294129B1 (ko) | 2001-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3186691B2 (ja) | 半導体装置及びその形成方法 | |
| JP2728671B2 (ja) | バイポーラトランジスタの製造方法 | |
| US5432104A (en) | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions | |
| US4693782A (en) | Fabrication method of semiconductor device | |
| US5696007A (en) | Method for manufacturing a super self-aligned bipolar transistor | |
| US6642553B1 (en) | Bipolar transistor and method for producing same | |
| WO1987001238A1 (en) | Fabricating a semiconductor device with buried oxide | |
| JPH0241170B2 (ja) | ||
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JPH05275437A (ja) | 半導体装置及びその製造方法 | |
| US5893759A (en) | Semiconductor device and method of fabricating the same | |
| JP3326990B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP3456864B2 (ja) | 半導体装置及びその製造方法 | |
| JPH02153534A (ja) | 半導体装置の製造方法 | |
| JP2842042B2 (ja) | 半導体装置 | |
| JP2002525873A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP3908023B2 (ja) | 半導体装置の製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| JPH11260829A (ja) | 半導体装置及びその製造方法 | |
| JPH06291132A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH02203533A (ja) | バイポーラトランジスタ | |
| JPH02220458A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140511 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |