JP3456864B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関わり、特にバイポーラトランジスタを含
む半導体装置及びその製造方法に関する。
の製造方法に関わり、特にバイポーラトランジスタを含
む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、高速・低消費電力ＬＳＩを実現す
るため、高性能シリコンバイポーラトランジスタ技術の
開発が進められ、非選択エピタキシャル技術を用いた高
速・高周波数特性を有するトランジスタを形成する技術
が提案されている。
るため、高性能シリコンバイポーラトランジスタ技術の
開発が進められ、非選択エピタキシャル技術を用いた高
速・高周波数特性を有するトランジスタを形成する技術
が提案されている。
【０００３】従来技術による高速シリコンバイポーラト
ランジスタの製造方法について、図１１を参照しながら
説明する。
ランジスタの製造方法について、図１１を参照しながら
説明する。
【０００４】まず、高濃度のｎ型埋め込み層（図示せ
ず）を含むｐ型シリコン基板６０上にコレクタとなるｎ
型層６１、６４をエピタキシャル成長させ、素子分離形
成領域のパターニング、酸化膜堆積、エッチバックの工
程を経て、酸化膜６３でトランジスタの素子分離を行う
とともに、酸化膜６２でコレクタ領域６１と外部コレク
タ引き出し領域６４とを絶縁分離する。
ず）を含むｐ型シリコン基板６０上にコレクタとなるｎ
型層６１、６４をエピタキシャル成長させ、素子分離形
成領域のパターニング、酸化膜堆積、エッチバックの工
程を経て、酸化膜６３でトランジスタの素子分離を行う
とともに、酸化膜６２でコレクタ領域６１と外部コレク
タ引き出し領域６４とを絶縁分離する。
【０００５】次いで、非選択的なエピタキシャル技術を
用いて全面にシリコン結晶膜を成長させ、コレクタ領域
６１上にはベース領域となるシリコン単結晶６５を、酸
化膜６２上にはベース引き出し領域となる多結晶シリコ
ン６６を成長させる。
用いて全面にシリコン結晶膜を成長させ、コレクタ領域
６１上にはベース領域となるシリコン単結晶６５を、酸
化膜６２上にはベース引き出し領域となる多結晶シリコ
ン６６を成長させる。
【０００６】次いで、窒化膜及び酸化膜からなる複合膜
を全面に堆積し、ベース領域６５上に所定のパターニン
グを行い、エッチングストッパ膜６７を形成する。
を全面に堆積し、ベース領域６５上に所定のパターニン
グを行い、エッチングストッパ膜６７を形成する。
【０００７】次いで、ベース引き出し領域及びコレクタ
引き出し領域となる多結晶シリコン６８、６９を堆積
し、ベース電極部にはｐ型の不純物を、コレクタ引き出
し部にはｎ型の不純物をそれぞれイオン注入し、さら
に、酸化膜７０及び窒化膜８０をＣＶＤ( Ｃhemical Ｖ
apor Ｄeposition)法により順次堆積する。その後、Ｒ
ＩＥ（Ｒeactive Ｉon Ｅtching）法によりエミッタ領
域を形成するための第１の開口７１を開けると同時に、
ベース引き出しポリシリコン電極６８とコレクタ引き出
しポリシリコン電極６９とを分離する。その後、酸化膜
をＣＶＤ法により堆積し、ＲＩＥ法を使って側壁スペー
サ８２を形成する。次いで、エッチングストッパ膜６７
をベース領域６５にダメージを与えることのないようウ
エットエッチングし、第２の開口８３を形成する。
引き出し領域となる多結晶シリコン６８、６９を堆積
し、ベース電極部にはｐ型の不純物を、コレクタ引き出
し部にはｎ型の不純物をそれぞれイオン注入し、さら
に、酸化膜７０及び窒化膜８０をＣＶＤ( Ｃhemical Ｖ
apor Ｄeposition)法により順次堆積する。その後、Ｒ
ＩＥ（Ｒeactive Ｉon Ｅtching）法によりエミッタ領
域を形成するための第１の開口７１を開けると同時に、
ベース引き出しポリシリコン電極６８とコレクタ引き出
しポリシリコン電極６９とを分離する。その後、酸化膜
をＣＶＤ法により堆積し、ＲＩＥ法を使って側壁スペー
サ８２を形成する。次いで、エッチングストッパ膜６７
をベース領域６５にダメージを与えることのないようウ
エットエッチングし、第２の開口８３を形成する。
【０００８】次いで、多結晶シリコン８４を堆積し、ｎ
型の不純物をイオン注入し、熱処理を行って多結晶シリ
コン層８４に接したベース領域６５内に不純物を固相拡
散させ、エミッタ領域８５を形成する。続いて、ｎ型不
純物を含む多結晶シリコン８４を所定の形状にパターニ
ングする。
型の不純物をイオン注入し、熱処理を行って多結晶シリ
コン層８４に接したベース領域６５内に不純物を固相拡
散させ、エミッタ領域８５を形成する。続いて、ｎ型不
純物を含む多結晶シリコン８４を所定の形状にパターニ
ングする。
【０００９】次いで、絶縁層間膜８６をＣＶＤ法により
堆積させ、フォトレジストをフォトリソグラフィにより
所定の形状にパターニングした後、これをエッチングマ
スクとしてＲＩＥ法でベースコンタクト８８、エミッタ
コンタクト８７及びコレクタコンタクト８９を開口す
る。その後は従来の技術により金属配線の形成を行って
トランジスタを完成する。
堆積させ、フォトレジストをフォトリソグラフィにより
所定の形状にパターニングした後、これをエッチングマ
スクとしてＲＩＥ法でベースコンタクト８８、エミッタ
コンタクト８７及びコレクタコンタクト８９を開口す
る。その後は従来の技術により金属配線の形成を行って
トランジスタを完成する。
【００１０】このような方法で製造されたトランジスタ
では、非常に薄いベース層を形成できるため、従来のイ
オン注入や拡散技術で形成されるベース層を有するトラ
ンジスタに比べ、高い遮断周波数を得ることができる。
では、非常に薄いベース層を形成できるため、従来のイ
オン注入や拡散技術で形成されるベース層を有するトラ
ンジスタに比べ、高い遮断周波数を得ることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記方
法により製造されたバイポーラトランジスタについては
以下のような問題点があった。
法により製造されたバイポーラトランジスタについては
以下のような問題点があった。
【００１２】すなわち、ベース引き出し電極への開口８
８から、バイポーラ動作をするエミッタ拡散層８５直下
まで、多結晶シリコン６８、６６及び単結晶シリコン６
５を通して電流が流れるため、ベース抵抗値が大きくな
る。また、エミッタ開口幅に対する開口の深さ、即ち、
アスペクト比が大きいためエミッタ抵抗値及びエミッタ
面積に対するベース／コレクタ容量値が大きくなり、ｆ
max,Ｇa 等の高周波数特性やＮf 等のノイズ特性が劣化
するのみならず、エミッタプラグ効果が発生し、エミッ
タ・ベース接合が良好に形成できず、バイポーラトラン
ジスタの歩留まり低下を引き起こす。
８から、バイポーラ動作をするエミッタ拡散層８５直下
まで、多結晶シリコン６８、６６及び単結晶シリコン６
５を通して電流が流れるため、ベース抵抗値が大きくな
る。また、エミッタ開口幅に対する開口の深さ、即ち、
アスペクト比が大きいためエミッタ抵抗値及びエミッタ
面積に対するベース／コレクタ容量値が大きくなり、ｆ
max,Ｇa 等の高周波数特性やＮf 等のノイズ特性が劣化
するのみならず、エミッタプラグ効果が発生し、エミッ
タ・ベース接合が良好に形成できず、バイポーラトラン
ジスタの歩留まり低下を引き起こす。
【００１３】さらに、エミッタ拡散層幅をエミッタ開口
後にＲＩＥで形成する側壁スペーサで定義するため、制
御性が悪化し、素子特性のばらつきを生ずるという問題
があった。
後にＲＩＥで形成する側壁スペーサで定義するため、制
御性が悪化し、素子特性のばらつきを生ずるという問題
があった。
【００１４】本発明は、上記事情を考慮してなされたも
のであり、その目的はバイポーラトランジスタのベース
抵抗値及びエミッタ抵抗値を低減させることにより、素
子の高周波特性及びノイズ特性を向上させること、及び
エミッタ拡散層幅の制御性を上げることにより素子特性
のバラツキを抑制すること、並びにエミッタプラグ効果
の発生を抑制することができる半導体装置及びその製造
方法を提供することにある。
のであり、その目的はバイポーラトランジスタのベース
抵抗値及びエミッタ抵抗値を低減させることにより、素
子の高周波特性及びノイズ特性を向上させること、及び
エミッタ拡散層幅の制御性を上げることにより素子特性
のバラツキを抑制すること、並びにエミッタプラグ効果
の発生を抑制することができる半導体装置及びその製造
方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明によれば、第１導
電型の半導体基板上に形成され高濃度にドープされた第
２導電型の埋め込み層と、前記埋め込み層の上に形成さ
れ、周囲が第１の絶縁膜で素子分離されたコレクタ領域
及びコレクタ引き出し領域となる第２導電型の第１の半
導体領域と、前記第１の半導体領域上に形成されたベー
ス領域となる第１導電型の第２の半導体領域と、前記第
１の絶縁膜の上に形成されたベース引き出し領域となる
第１導電型の第２の半導体領域と、前記第２の半導体領
域上に形成され、前記第２の半導体領域中のエミッタ形
成予定領域が露出するように開口が設けられたエッチン
グストッパ膜となる第２の絶縁膜と、側壁スペーサを用
いることなく前記開口を埋め込んで形成されたエミッタ
及びエミッタ引き出し層となる第２導電型の第３の半導
体領域と、前記第２の半導体領域上であって、かつ、前
記第２の絶縁膜に覆われた領域及び前記第３の半導体領
域を除く領域上に形成された金属シリサイドとを具備す
ることを特徴とする半導体装置が提供される。
電型の半導体基板上に形成され高濃度にドープされた第
２導電型の埋め込み層と、前記埋め込み層の上に形成さ
れ、周囲が第１の絶縁膜で素子分離されたコレクタ領域
及びコレクタ引き出し領域となる第２導電型の第１の半
導体領域と、前記第１の半導体領域上に形成されたベー
ス領域となる第１導電型の第２の半導体領域と、前記第
１の絶縁膜の上に形成されたベース引き出し領域となる
第１導電型の第２の半導体領域と、前記第２の半導体領
域上に形成され、前記第２の半導体領域中のエミッタ形
成予定領域が露出するように開口が設けられたエッチン
グストッパ膜となる第２の絶縁膜と、側壁スペーサを用
いることなく前記開口を埋め込んで形成されたエミッタ
及びエミッタ引き出し層となる第２導電型の第３の半導
体領域と、前記第２の半導体領域上であって、かつ、前
記第２の絶縁膜に覆われた領域及び前記第３の半導体領
域を除く領域上に形成された金属シリサイドとを具備す
ることを特徴とする半導体装置が提供される。
【００１６】前記半導体装置は、前記第２の絶縁膜及び
前記金属シリサイド上にベースコンタクトとエミッタコ
ンタクトとコレクタコンタクトが開口された第３の絶縁
膜を具備することが好ましい。
前記金属シリサイド上にベースコンタクトとエミッタコ
ンタクトとコレクタコンタクトが開口された第３の絶縁
膜を具備することが好ましい。
【００１７】
【００１８】前記第２の絶縁膜は、前記金属シリサイド
がベース領域内に延在するように前記第２の半導体領域
の一部の上に形成されていることが好ましい。
がベース領域内に延在するように前記第２の半導体領域
の一部の上に形成されていることが好ましい。
【００１９】また、本発明によれば、第１導電型の半導
体基板上にコレクタ埋め込み層となる第２導電型の高濃
度の半導体領域を成長させる工程と、前記コレタクタ埋
め込み層の上に第２導電型のコレクタ領域を成長させる
工程と、前記コレクタ領域と他の素子領域との間及び前
記コレクタ領域間を第１の絶縁膜で絶縁分離する工程
と、非選択エピタキシャル技術により前記コレクタ領域
上には第１導電型の単結晶シリコンを成長させてベース
領域を形成し、第１の絶縁膜上には第１導電型の多結晶
シリコンを成長させてベース引き出し領域を形成する工
程と、前記ベース領域上に第２の絶縁膜を形成し、該絶
縁膜の周縁部で前記ベース領域が露出する形状にパター
ニングして、エッチングストッパ膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、全面に第３の絶縁膜を形成する工程と、前記
第２及び前記第３の絶縁膜中に前記ベース領域内に達す
る開口を形成する工程と、側壁スペーサを用いることな
く前記開口にポリシリコンを堆積し、第２導電型不純物
のイオンを注入した後、熱拡散により第２導電型のエミ
ッタ領域を形成する工程とを含む半導体装置の製造方法
が提供される。
体基板上にコレクタ埋め込み層となる第２導電型の高濃
度の半導体領域を成長させる工程と、前記コレタクタ埋
め込み層の上に第２導電型のコレクタ領域を成長させる
工程と、前記コレクタ領域と他の素子領域との間及び前
記コレクタ領域間を第１の絶縁膜で絶縁分離する工程
と、非選択エピタキシャル技術により前記コレクタ領域
上には第１導電型の単結晶シリコンを成長させてベース
領域を形成し、第１の絶縁膜上には第１導電型の多結晶
シリコンを成長させてベース引き出し領域を形成する工
程と、前記ベース領域上に第２の絶縁膜を形成し、該絶
縁膜の周縁部で前記ベース領域が露出する形状にパター
ニングして、エッチングストッパ膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、全面に第３の絶縁膜を形成する工程と、前記
第２及び前記第３の絶縁膜中に前記ベース領域内に達す
る開口を形成する工程と、側壁スペーサを用いることな
く前記開口にポリシリコンを堆積し、第２導電型不純物
のイオンを注入した後、熱拡散により第２導電型のエミ
ッタ領域を形成する工程とを含む半導体装置の製造方法
が提供される。
【００２０】
【００２１】また、本発明によれば、第１導電型の半導
体基板上にコレクタ埋め込み層となる第２導電型の高濃
度の半導体領域を成長させる工程と、前記コレタクタ埋
め込み層の上に第２導電型のコレクタ領域を成長させる
工程と、前記コレクタ領域と他の素子領域との間及び前
記コレクタ領域間を第１の絶縁膜で絶縁分離する工程
と、非選択エピタキシャル技術により前記コレクタ領域
上には第１導電型の単結晶シリコンを成長させてベース
領域を形成し、第１の絶縁膜上には第１導電型の多結晶
シリコンを成長させてベース引き出し領域を形成する工
程と、前記ベース領域上に第２の絶縁膜を形成し、該絶
縁膜の周縁部で前記ベース領域が露出する形状にパター
ニングして、エッチングストッパ膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、全面に第３の絶縁膜を形成する工程と、前記
第２及び前記第３の絶縁膜中に前記ベース領域内に達す
る開口を形成する工程と、側壁スペーサを用いることな
く、第２導電型の不純物が既にドープされたポリシリコ
ンを前記開口に堆積させた後、熱拡散により第２導電型
のエミッタ領域を形成する工程とを含む半導体装置の製
造方法が提供される。
体基板上にコレクタ埋め込み層となる第２導電型の高濃
度の半導体領域を成長させる工程と、前記コレタクタ埋
め込み層の上に第２導電型のコレクタ領域を成長させる
工程と、前記コレクタ領域と他の素子領域との間及び前
記コレクタ領域間を第１の絶縁膜で絶縁分離する工程
と、非選択エピタキシャル技術により前記コレクタ領域
上には第１導電型の単結晶シリコンを成長させてベース
領域を形成し、第１の絶縁膜上には第１導電型の多結晶
シリコンを成長させてベース引き出し領域を形成する工
程と、前記ベース領域上に第２の絶縁膜を形成し、該絶
縁膜の周縁部で前記ベース領域が露出する形状にパター
ニングして、エッチングストッパ膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、全面に第３の絶縁膜を形成する工程と、前記
第２及び前記第３の絶縁膜中に前記ベース領域内に達す
る開口を形成する工程と、側壁スペーサを用いることな
く、第２導電型の不純物が既にドープされたポリシリコ
ンを前記開口に堆積させた後、熱拡散により第２導電型
のエミッタ領域を形成する工程とを含む半導体装置の製
造方法が提供される。
【００２２】さらに、本発明によれば、第１導電型の半
導体基板上にコレクタ埋め込み層となる第２導電型の高
濃度の半導体領域を成長させる工程と、前記コレタクタ
埋め込み層の上に第２導電型のコレクタ領域を成長させ
る工程と、前記コレクタ領域と他の素子領域との間及び
前記コレクタ領域間を第１の絶縁膜で絶縁分離する工程
と、非選択エピタキシャル技術により前記コレクタ領域
上には第１導電型の単結晶シリコンを成長させてベース
領域を形成し、第１の絶縁膜上には第１導電型の多結晶
シリコンを成長させてベース引き出し領域を形成する工
程と、前記ベース領域上に第２の絶縁膜を形成し、該絶
縁膜の周縁部で前記ベース領域が露出する形状にパター
ニングして、エッチングストッパ膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、全面に第３の絶縁膜を形成する工程と、前記
第２及び前記第３の絶縁膜中に前記ベース領域内に達す
る開口を形成する工程と、側壁スペーサを用いることな
く、第２導電型の不純物が既にドープされたシリコンを
前記開口にエピタキシャル成長させた後、熱拡散により
第２導電型のエミッタ領域を形成する工程とを含む半導
体装置の製造方法が提供される。
導体基板上にコレクタ埋め込み層となる第２導電型の高
濃度の半導体領域を成長させる工程と、前記コレタクタ
埋め込み層の上に第２導電型のコレクタ領域を成長させ
る工程と、前記コレクタ領域と他の素子領域との間及び
前記コレクタ領域間を第１の絶縁膜で絶縁分離する工程
と、非選択エピタキシャル技術により前記コレクタ領域
上には第１導電型の単結晶シリコンを成長させてベース
領域を形成し、第１の絶縁膜上には第１導電型の多結晶
シリコンを成長させてベース引き出し領域を形成する工
程と、前記ベース領域上に第２の絶縁膜を形成し、該絶
縁膜の周縁部で前記ベース領域が露出する形状にパター
ニングして、エッチングストッパ膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、全面に第３の絶縁膜を形成する工程と、前記
第２及び前記第３の絶縁膜中に前記ベース領域内に達す
る開口を形成する工程と、側壁スペーサを用いることな
く、第２導電型の不純物が既にドープされたシリコンを
前記開口にエピタキシャル成長させた後、熱拡散により
第２導電型のエミッタ領域を形成する工程とを含む半導
体装置の製造方法が提供される。
【００２３】前記エッチングストッパ膜を形成する工程
は、周縁部で前記ベース領域が露出するように前記ベー
ス領域の一部の領域上に形成することが好ましい。
は、周縁部で前記ベース領域が露出するように前記ベー
ス領域の一部の領域上に形成することが好ましい。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態のいくつかを詳細に説明する。
施の形態のいくつかを詳細に説明する。
【００２５】図１は、本発明にかかる半導体装置の第１
の実施の形態にかかるｎｐｎ型バイポーラトランジスタ
の素子構造を示す断面図である。
の実施の形態にかかるｎｐｎ型バイポーラトランジスタ
の素子構造を示す断面図である。
【００２６】ｐ型シリコン基板１上に高濃度のｎ＋型埋
め込み層２が形成され、その上にｎ型のコレクタ領域３
及び外部コレクタ引き出し領域４が形成されている。コ
レクタ領域３と外部コレクタ引き出し領域４との間、及
びこれらの周辺には絶縁膜２５、５、３５が形成され、
これらにより、素子分離がなされている。コレクタ領域
３の上にはｐ型の単結晶シリコンからなる活性ベース領
域６が形成され、酸化膜５の上には多結晶シリコンから
なるベース引き出し領域７が形成されている。また、活
性ベース領域６上の一部にはエッチングストッパ膜８が
形成されている。ベース引き出し領域７及び活性ベース
領域６上であって、エッチングストッパ膜８に覆われて
いない領域には、端部が活性ベース領域６の内部に至る
まで延在するように金属シリサイドからなる導電層９が
形成されている。
め込み層２が形成され、その上にｎ型のコレクタ領域３
及び外部コレクタ引き出し領域４が形成されている。コ
レクタ領域３と外部コレクタ引き出し領域４との間、及
びこれらの周辺には絶縁膜２５、５、３５が形成され、
これらにより、素子分離がなされている。コレクタ領域
３の上にはｐ型の単結晶シリコンからなる活性ベース領
域６が形成され、酸化膜５の上には多結晶シリコンから
なるベース引き出し領域７が形成されている。また、活
性ベース領域６上の一部にはエッチングストッパ膜８が
形成されている。ベース引き出し領域７及び活性ベース
領域６上であって、エッチングストッパ膜８に覆われて
いない領域には、端部が活性ベース領域６の内部に至る
まで延在するように金属シリサイドからなる導電層９が
形成されている。
【００２７】導電層９、エッチングストッパ膜８及び埋
め込み絶縁膜５上の全面には窒化膜１０が形成されてい
る。窒化膜１０及びエッチングストッパ膜８の活性ベー
ス領域上に位置する部分には活性ベース領域６の内部に
至るまで開口１１が形成されている。さらに開口１１を
埋め込むようにｎ型の不純物をドープされた多結晶シリ
コン層１２が堆積され、該多結晶シリコンからの固相拡
散により多結晶シリコン層１２に接した活性ベース領域
６内にエミッタ領域１３が形成されている。多結晶シリ
コン層１２の上には、エミッタ電極に対するコンタクト
１５が開口され、また、金属シリサイド９の上であっ
て、ベース引き出し領域７及び外部コレクタ引き出し領
域４の上には、それぞれベース電極に対するコンタクト
１６、コレクタ電極に対するコンタクト１７が開口さ
れ、Ａｌ等の電極が形成されている。これらの電極間に
は、保護膜としての層間絶縁膜１４が形成されている。
め込み絶縁膜５上の全面には窒化膜１０が形成されてい
る。窒化膜１０及びエッチングストッパ膜８の活性ベー
ス領域上に位置する部分には活性ベース領域６の内部に
至るまで開口１１が形成されている。さらに開口１１を
埋め込むようにｎ型の不純物をドープされた多結晶シリ
コン層１２が堆積され、該多結晶シリコンからの固相拡
散により多結晶シリコン層１２に接した活性ベース領域
６内にエミッタ領域１３が形成されている。多結晶シリ
コン層１２の上には、エミッタ電極に対するコンタクト
１５が開口され、また、金属シリサイド９の上であっ
て、ベース引き出し領域７及び外部コレクタ引き出し領
域４の上には、それぞれベース電極に対するコンタクト
１６、コレクタ電極に対するコンタクト１７が開口さ
れ、Ａｌ等の電極が形成されている。これらの電極間に
は、保護膜としての層間絶縁膜１４が形成されている。
【００２８】図１に示すように、本発明にかかる半導体
装置の第１の実施の形態において従来技術と比較した特
徴的な点は、先ず、ベース引き出し電極としてベースポ
リシリコン電極を使用せず、金属シリサイド９を使用し
ている点である。この結果、開口１１を浅くすることが
できるので、エミッタのアスペクト比が低下し、エミッ
タ抵抗値を低減することができる。また、金属シリサイ
ド９は、活性ベース領域６の中に入り込み、かつ、エッ
チングストッパ膜８の端部に至るまで延在しているた
め、ベース抵抗値が大幅に低減される。この結果、バイ
ポーラトランジスタの高周波特性及びノイズ特性が向上
する。
装置の第１の実施の形態において従来技術と比較した特
徴的な点は、先ず、ベース引き出し電極としてベースポ
リシリコン電極を使用せず、金属シリサイド９を使用し
ている点である。この結果、開口１１を浅くすることが
できるので、エミッタのアスペクト比が低下し、エミッ
タ抵抗値を低減することができる。また、金属シリサイ
ド９は、活性ベース領域６の中に入り込み、かつ、エッ
チングストッパ膜８の端部に至るまで延在しているた
め、ベース抵抗値が大幅に低減される。この結果、バイ
ポーラトランジスタの高周波特性及びノイズ特性が向上
する。
【００２９】次に、本実施の形態における第２の特徴点
は、開口１１内に側壁スペーサが存在せず、その分エッ
チングストッパ膜８の厚みがさらに薄くなっている点で
ある。これにより、エミッタ開口１１はさらに浅くなる
ので、エミッタのアスペクト比がさらに低下し、エミッ
タ抵抗値をさらに低減させることが可能となる。また、
側壁スペーサが存在しない分、エミッタ面積に対するベ
ース／コレクタ容量値を低減することができる。この結
果、バイポーラトランジスタの高周波特性及びノイズ特
性が飛躍的に向上する。
は、開口１１内に側壁スペーサが存在せず、その分エッ
チングストッパ膜８の厚みがさらに薄くなっている点で
ある。これにより、エミッタ開口１１はさらに浅くなる
ので、エミッタのアスペクト比がさらに低下し、エミッ
タ抵抗値をさらに低減させることが可能となる。また、
側壁スペーサが存在しない分、エミッタ面積に対するベ
ース／コレクタ容量値を低減することができる。この結
果、バイポーラトランジスタの高周波特性及びノイズ特
性が飛躍的に向上する。
【００３０】次に、上記効果を有するｎｐｎ型バイポー
ラトランジスタの製造方法を本発明にかかる半導体装置
の製造方法の第１の実施の形態として、図１ないし７を
参照して説明する。
ラトランジスタの製造方法を本発明にかかる半導体装置
の製造方法の第１の実施の形態として、図１ないし７を
参照して説明する。
【００３１】まず、図２に示すとおり、ｐ型シリコン基
板１上に拡散技術を用いて高濃度のｎ+ 型埋め込み層２
を形成し、その上にｎ型のコレクタ領域３及び外部コレ
クタ引き出し領域４をエピタキシャル成長により形成す
る。次にコレクタ領域３と外部コレクタ引き出し領域４
との間、及び外部コレクタ引き出し領域４の周辺をエッ
チング除去して素子分離溝を設け、この溝内を埋め込む
ように埋め込み絶縁膜５、２５、３５を堆積し、エッチ
ングして平坦化することにより素子の分離を行う。
板１上に拡散技術を用いて高濃度のｎ+ 型埋め込み層２
を形成し、その上にｎ型のコレクタ領域３及び外部コレ
クタ引き出し領域４をエピタキシャル成長により形成す
る。次にコレクタ領域３と外部コレクタ引き出し領域４
との間、及び外部コレクタ引き出し領域４の周辺をエッ
チング除去して素子分離溝を設け、この溝内を埋め込む
ように埋め込み絶縁膜５、２５、３５を堆積し、エッチ
ングして平坦化することにより素子の分離を行う。
【００３２】次に、図３に示すとおり、圧力１０torr〜
３０torr、温度６５０℃〜７５０℃においてドーピング
ガスとしてジボラン（Ｂ2 Ｈ6 ）を用い、非選択エピタ
キシャル技術により、シリコン結晶を成長させ、ｐ型に
ドープしながらコレクタ領域３上に単結晶シリコンから
なる活性ベース領域６及び多結晶シリコンからなるベー
ス引き出し領域７を形成する。
３０torr、温度６５０℃〜７５０℃においてドーピング
ガスとしてジボラン（Ｂ2 Ｈ6 ）を用い、非選択エピタ
キシャル技術により、シリコン結晶を成長させ、ｐ型に
ドープしながらコレクタ領域３上に単結晶シリコンから
なる活性ベース領域６及び多結晶シリコンからなるベー
ス引き出し領域７を形成する。
【００３３】次に、図４に示すとおり、ベース領域６及
びベース引き出し領域７と外部コレクタ領域との間のポ
リシリコンをＲＩＥ法で除去した後、ベース領域６上に
絶縁膜を堆積し、端部にベース領域６の一部が露出する
形状にパターニングしてエッチングストッパ膜８を形成
する。このエッチングストッパ膜８の材料としては、後
述するエミッタ形成のための開口１１を設けるときに下
地のベース領域６にダメージを与えないよう、ウェット
系のエッチングで除去できるものが望ましい。例えば、
酸化膜もしくは窒化膜であり、またはこれらの複合膜で
もよい。
びベース引き出し領域７と外部コレクタ領域との間のポ
リシリコンをＲＩＥ法で除去した後、ベース領域６上に
絶縁膜を堆積し、端部にベース領域６の一部が露出する
形状にパターニングしてエッチングストッパ膜８を形成
する。このエッチングストッパ膜８の材料としては、後
述するエミッタ形成のための開口１１を設けるときに下
地のベース領域６にダメージを与えないよう、ウェット
系のエッチングで除去できるものが望ましい。例えば、
酸化膜もしくは窒化膜であり、またはこれらの複合膜で
もよい。
【００３４】次に、図５に示すように、ベース領域には
ｐ型の不純物を５．０Ｅ１５cmー2のドーズ量、３０Ｋｅ
Ｖの加速電圧で、また、外部コレクタ引き出し領域には
ｎ型の不純物を１．０Ｅ１６cmー2のドーズ量、６０Ｋｅ
Ｖの加速電圧でイオン注入した後、高融点金属、例えば
チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）
等を堆積させ、温度７００℃、３０秒の熱処理を行い金
属シリサイド９、２６を形成する。未反応の高融点金属
を硫酸／過酸化水素の混合液で除去した後、膜厚５００
オングストローム〜２０００オングストロームの窒化膜
１０をＣＶＤ法により堆積する。なお、該窒化膜１０は
酸化膜または酸化膜と窒化膜の複合膜でもよく、エッチ
ングストッパ膜８に対するエッチング時の選択比３０％
がとれることが望ましい。
ｐ型の不純物を５．０Ｅ１５cmー2のドーズ量、３０Ｋｅ
Ｖの加速電圧で、また、外部コレクタ引き出し領域には
ｎ型の不純物を１．０Ｅ１６cmー2のドーズ量、６０Ｋｅ
Ｖの加速電圧でイオン注入した後、高融点金属、例えば
チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）
等を堆積させ、温度７００℃、３０秒の熱処理を行い金
属シリサイド９、２６を形成する。未反応の高融点金属
を硫酸／過酸化水素の混合液で除去した後、膜厚５００
オングストローム〜２０００オングストロームの窒化膜
１０をＣＶＤ法により堆積する。なお、該窒化膜１０は
酸化膜または酸化膜と窒化膜の複合膜でもよく、エッチ
ングストッパ膜８に対するエッチング時の選択比３０％
がとれることが望ましい。
【００３５】次に、図６に示すように、所定のリソグラ
フィ工程により窒化膜１０及びエッチングストッパ膜８
の活性ベース領域上に位置する部分に開口１１を形成す
る。次に、図７に示すとおり、全面に多結晶シリコン１
２を堆積し、ｎ型の不純物、例えば砒素をドーズ量１．
０Ｅ１６cmー2，加速電圧６０ＫｅＶの条件でイオン注入
し、９５０℃〜１０００℃の雰囲気中で２０秒間熱処理
を行い、多結晶シリコン層１２に接したベース領域６内
に砒素を固相拡散させた後、所定の形状にパターニング
してエミッタ領域１３を形成する。なお、ここで砒素を
イオン注入する代わりに多結晶シリコン層１２を既に砒
素がドープされた多結晶シリコンにすることも可能であ
る。また、多結晶シリコンの代わりに砒素がドープされ
たシリコン結晶をエピタキシャル成長させてもよい。ま
た、砒素の代わりに他のｎ型不純物、例えばリンを用い
てもよい。
フィ工程により窒化膜１０及びエッチングストッパ膜８
の活性ベース領域上に位置する部分に開口１１を形成す
る。次に、図７に示すとおり、全面に多結晶シリコン１
２を堆積し、ｎ型の不純物、例えば砒素をドーズ量１．
０Ｅ１６cmー2，加速電圧６０ＫｅＶの条件でイオン注入
し、９５０℃〜１０００℃の雰囲気中で２０秒間熱処理
を行い、多結晶シリコン層１２に接したベース領域６内
に砒素を固相拡散させた後、所定の形状にパターニング
してエミッタ領域１３を形成する。なお、ここで砒素を
イオン注入する代わりに多結晶シリコン層１２を既に砒
素がドープされた多結晶シリコンにすることも可能であ
る。また、多結晶シリコンの代わりに砒素がドープされ
たシリコン結晶をエピタキシャル成長させてもよい。ま
た、砒素の代わりに他のｎ型不純物、例えばリンを用い
てもよい。
【００３６】その後は、層間絶縁膜１４をＣＶＤ法で堆
積し、所定のリソグラフィ工程を経て、ベース電極に対
するコンタクト１６、エミッタ電極に対するコンタクト
１５、コレクタ電極に対するコンタクト１７を開口し、
アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属を
用いて必要な配線をする。
積し、所定のリソグラフィ工程を経て、ベース電極に対
するコンタクト１６、エミッタ電極に対するコンタクト
１５、コレクタ電極に対するコンタクト１７を開口し、
アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属を
用いて必要な配線をする。
【００３７】本実施形態における製造方法では、本発明
にかかる半導体装置の第１の実施の形態において説明し
た効果を有する半導体装置が提供されるのに加え、エミ
ッタ開口１１内に側壁スペーサを形成しないので、エミ
ッタのプラグ効果が抑制されるため、活性ベース領域６
への固相拡散が良好に行われ、製造の歩留まりが向上す
る。また、側壁スペーサ形成時の絶縁膜堆積及びＲＩＥ
の工程がないので、製造工程が単純となり製造原価を低
減することができる。
にかかる半導体装置の第１の実施の形態において説明し
た効果を有する半導体装置が提供されるのに加え、エミ
ッタ開口１１内に側壁スペーサを形成しないので、エミ
ッタのプラグ効果が抑制されるため、活性ベース領域６
への固相拡散が良好に行われ、製造の歩留まりが向上す
る。また、側壁スペーサ形成時の絶縁膜堆積及びＲＩＥ
の工程がないので、製造工程が単純となり製造原価を低
減することができる。
【００３８】図８は、本発明にかかる半導体装置の第２
の実施の形態にかかるｎｐｎ型バイポーラトランジスタ
の素子構造を示す断面図である。
の実施の形態にかかるｎｐｎ型バイポーラトランジスタ
の素子構造を示す断面図である。
【００３９】ｐ型シリコン基板１上に高濃度のｎ+ 型埋
め込み層２が形成され、その上にｎ型のコレクタ領域３
及び外部コレクタ引き出し領域４が形成されている。コ
レクタ領域３と外部コレクタ引き出し領域４との間、及
びこれらの周辺には絶縁膜２５、５、３５が形成され、
これらにより、素子分離がなされている。コレクタ領域
３の上にはｐ型の単結晶シリコンからなる活性ベース領
域６が形成され、酸化膜５の上には多結晶シリコンから
なるベース引き出し領域７が形成されている。また、活
性ベース領域６上の一部にはエッチングストッパ膜８が
形成されている。ベース引き出し領域７及び活性ベース
領域６上であって、エッチングストッパ膜８に覆われて
いない領域には、端部が活性ベース領域６の内部に至る
まで延在するように金属シリサイドからなる導電層９が
形成されている。
め込み層２が形成され、その上にｎ型のコレクタ領域３
及び外部コレクタ引き出し領域４が形成されている。コ
レクタ領域３と外部コレクタ引き出し領域４との間、及
びこれらの周辺には絶縁膜２５、５、３５が形成され、
これらにより、素子分離がなされている。コレクタ領域
３の上にはｐ型の単結晶シリコンからなる活性ベース領
域６が形成され、酸化膜５の上には多結晶シリコンから
なるベース引き出し領域７が形成されている。また、活
性ベース領域６上の一部にはエッチングストッパ膜８が
形成されている。ベース引き出し領域７及び活性ベース
領域６上であって、エッチングストッパ膜８に覆われて
いない領域には、端部が活性ベース領域６の内部に至る
まで延在するように金属シリサイドからなる導電層９が
形成されている。
【００４０】導電層９、エッチングストッパ膜８及び埋
め込み絶縁膜５上の全面には窒化膜１０が形成されてい
る。エッチングストッパ膜８の上には第２の開口２１が
設けられ、この開口２１の側壁には絶縁膜からなる側壁
スペーサ１８が形成されている。また、エッチングスト
ッパ膜８の中央部が除去され、エミッタを形成するため
の第１の開口１９が設けられている。さらに、開口２１
及び開口１９内を埋め込むようにｎ型の不純物をドープ
された多結晶シリコン層１２が形成され、該多結晶シリ
コン層１２からの固相拡散により開口２１内の活性ベー
ス領域６内に位置する部分にｎ型のエミッタ領域１３が
形成されている。
め込み絶縁膜５上の全面には窒化膜１０が形成されてい
る。エッチングストッパ膜８の上には第２の開口２１が
設けられ、この開口２１の側壁には絶縁膜からなる側壁
スペーサ１８が形成されている。また、エッチングスト
ッパ膜８の中央部が除去され、エミッタを形成するため
の第１の開口１９が設けられている。さらに、開口２１
及び開口１９内を埋め込むようにｎ型の不純物をドープ
された多結晶シリコン層１２が形成され、該多結晶シリ
コン層１２からの固相拡散により開口２１内の活性ベー
ス領域６内に位置する部分にｎ型のエミッタ領域１３が
形成されている。
【００４１】多結晶シリコン層１２の上には、エミッタ
電極に対するコンタクト部１５が開口され、また、導電
層９の上であって、ベース引き出し領域７及び外部コレ
クタ引き出し領域４の上には、それぞれベース電極に対
するコンタクト開口部１６、コレクタ電極に対するコン
タクト開口部１７が開口され、Ａｌ等の電極が形成され
ている。これらの電極間には、保護膜としての層間絶縁
膜１４が形成されている。
電極に対するコンタクト部１５が開口され、また、導電
層９の上であって、ベース引き出し領域７及び外部コレ
クタ引き出し領域４の上には、それぞれベース電極に対
するコンタクト開口部１６、コレクタ電極に対するコン
タクト開口部１７が開口され、Ａｌ等の電極が形成され
ている。これらの電極間には、保護膜としての層間絶縁
膜１４が形成されている。
【００４２】図８に示すｎｐｎ型バイポーラトランジス
タは、第１の実施形態と同様に、ベース引き出し電極と
してベースポリシリコン電極を使用せず、金属シリサイ
ド９を使用しているので、その分第２の開口１９を浅く
することができる。これにより、エミッタのアスペクト
比が低下し、エミッタ抵抗値を低減することができる。
また、金属シリサイド９は、活性ベース領域６の中に入
り込み、かつ、エッチングストッパ膜８の端部に至るま
で延在しているため、ベース抵抗値が大幅に低減され
る。この結果、バイポーラトランジスタの高周波特性及
びノイズ特性が向上する。なお、本実施形態において
は、第２の開口２１内に側壁スペーサが形成されてお
り、図１に示すバイポーラトランジスタと比べてその分
エッチングストッパ膜８の厚みが厚くなり、エミッタ拡
散を行うための第１の開口１９を浅くできないが、エミ
ッタ開口幅Ｗ3 をリソグラフィで決まる限界以下に縮小
させることができる。その結果、より低消費電力動作を
するバイポーラトランジスタを製造することが可能とな
る。
タは、第１の実施形態と同様に、ベース引き出し電極と
してベースポリシリコン電極を使用せず、金属シリサイ
ド９を使用しているので、その分第２の開口１９を浅く
することができる。これにより、エミッタのアスペクト
比が低下し、エミッタ抵抗値を低減することができる。
また、金属シリサイド９は、活性ベース領域６の中に入
り込み、かつ、エッチングストッパ膜８の端部に至るま
で延在しているため、ベース抵抗値が大幅に低減され
る。この結果、バイポーラトランジスタの高周波特性及
びノイズ特性が向上する。なお、本実施形態において
は、第２の開口２１内に側壁スペーサが形成されてお
り、図１に示すバイポーラトランジスタと比べてその分
エッチングストッパ膜８の厚みが厚くなり、エミッタ拡
散を行うための第１の開口１９を浅くできないが、エミ
ッタ開口幅Ｗ3 をリソグラフィで決まる限界以下に縮小
させることができる。その結果、より低消費電力動作を
するバイポーラトランジスタを製造することが可能とな
る。
【００４３】次に、上記効果を有するバイポーラトラン
ジスタの製造方法を本発明にかかる半導体装置の製造方
法の第２の実施の形態として、図２ないし図５及び図８
ないし図１０を参照して説明する。
ジスタの製造方法を本発明にかかる半導体装置の製造方
法の第２の実施の形態として、図２ないし図５及び図８
ないし図１０を参照して説明する。
【００４４】まず、本発明にかかる半導体装置の製造方
法の第１の実施の形態に記載された製造方法を用いて図
２ないし５に示すように、バイポーラトランジスタの窒
化膜１０までを形成する。
法の第１の実施の形態に記載された製造方法を用いて図
２ないし５に示すように、バイポーラトランジスタの窒
化膜１０までを形成する。
【００４５】次に、図９に示すとおり、所定の工程によ
リ活性ベース領域の上に位置する部分に第２の開口２１
を形成する。続いて、図１０に示すとおり、絶縁膜１８
を５００オングストローム〜１０００オングストローム
の厚さで堆積し、ＲＩＥでエッチングすることにより側
壁スペーサ１８を形成し、その後、選択的にエッチング
ストッパ膜８を除去して、エミッタ形成のための第１の
開口１９を形成する。その後は、第１の実施の形態にお
いて記載された方法と同様の方法を用いて、多結晶シリ
コン層１２の堆積、イオン注入、熱処理によるエミッタ
領域１３の形成、層間絶縁膜１４及び電極等の形成を行
い、素子を完成させる。
リ活性ベース領域の上に位置する部分に第２の開口２１
を形成する。続いて、図１０に示すとおり、絶縁膜１８
を５００オングストローム〜１０００オングストローム
の厚さで堆積し、ＲＩＥでエッチングすることにより側
壁スペーサ１８を形成し、その後、選択的にエッチング
ストッパ膜８を除去して、エミッタ形成のための第１の
開口１９を形成する。その後は、第１の実施の形態にお
いて記載された方法と同様の方法を用いて、多結晶シリ
コン層１２の堆積、イオン注入、熱処理によるエミッタ
領域１３の形成、層間絶縁膜１４及び電極等の形成を行
い、素子を完成させる。
【００４６】本発明にかかる半導体装置の製造方法の第
２の実施の形態である上記製造方法によれば、本発明に
かかる半導体装置の第２の実施の形態に記載の作用・効
果を有する半導体装置が得られる。
２の実施の形態である上記製造方法によれば、本発明に
かかる半導体装置の第２の実施の形態に記載の作用・効
果を有する半導体装置が得られる。
【００４７】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。上記の実施の形態で
はベースエピタキシャル技術を用いたｎｐｎバイポーラ
トランジスタについて説明したが、その他、イオン注入
や不純物拡散などの技術でベースを形成したバイポーラ
トランジスタについても適用できる。また、ｐｎｐ型バ
イポーラトランジスタにも同様に適用できるのは勿論で
ある。また、各部の材料及び膜厚等の条件は、仕様に応
じて適宜変更することができる。
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。上記の実施の形態で
はベースエピタキシャル技術を用いたｎｐｎバイポーラ
トランジスタについて説明したが、その他、イオン注入
や不純物拡散などの技術でベースを形成したバイポーラ
トランジスタについても適用できる。また、ｐｎｐ型バ
イポーラトランジスタにも同様に適用できるのは勿論で
ある。また、各部の材料及び膜厚等の条件は、仕様に応
じて適宜変更することができる。
【００４８】
【発明の効果】以上詳述したように、本発明は、以下の
効果を奏する。
効果を奏する。
【００４９】即ち、本発明にかかる半導体装置によれ
ば、非選択的にエピタキシャル成長させた活性ベース領
域及びベース引き出し領域上に金属シリサイドが形成さ
れているので、従来の技術で形成されたベース引き出し
領域を持つバイポーラトランジスタに比べ、ベース抵抗
値及びエミッタ抵抗値が低減される。また、側壁スペー
サを設けていないので、その分エッチングストッパ膜８
の厚みが薄くなり、エミッタ開口１１がさらに浅くな
る。この結果、エミッタのアスペクト比がさらに低下
し、エミッタ抵抗値をさらに低減させることが可能とな
る。また、側壁スペーサがない分、エミッタ面積に対す
るベース／コレクタ容量値をさらに軽減することができ
る。以上の結果、ｆmax,Ｇa 等の高周波数特性及びＮf
等のノイズ特性において改善されたバイポーラトランジ
スタが提供される。
ば、非選択的にエピタキシャル成長させた活性ベース領
域及びベース引き出し領域上に金属シリサイドが形成さ
れているので、従来の技術で形成されたベース引き出し
領域を持つバイポーラトランジスタに比べ、ベース抵抗
値及びエミッタ抵抗値が低減される。また、側壁スペー
サを設けていないので、その分エッチングストッパ膜８
の厚みが薄くなり、エミッタ開口１１がさらに浅くな
る。この結果、エミッタのアスペクト比がさらに低下
し、エミッタ抵抗値をさらに低減させることが可能とな
る。また、側壁スペーサがない分、エミッタ面積に対す
るベース／コレクタ容量値をさらに軽減することができ
る。以上の結果、ｆmax,Ｇa 等の高周波数特性及びＮf
等のノイズ特性において改善されたバイポーラトランジ
スタが提供される。
【００５０】また、本発明にかかる半導体装置によれ
ば、非選択的にエピタキシャル成長させた活性ベース領
域及びベース引き出し領域上に金属シリサイドが形成さ
れているので、従来の技術で形成されたベース引き出し
領域を持つバイポーラトランジスタに比べ、ベース抵抗
値及びエミッタ抵抗値が低減され、ｆmax,Ｇa 等の高周
波数特性及びＮf 等のノイズ特性において優れたバイポ
ーラトランジスタが提供される。
ば、非選択的にエピタキシャル成長させた活性ベース領
域及びベース引き出し領域上に金属シリサイドが形成さ
れているので、従来の技術で形成されたベース引き出し
領域を持つバイポーラトランジスタに比べ、ベース抵抗
値及びエミッタ抵抗値が低減され、ｆmax,Ｇa 等の高周
波数特性及びＮf 等のノイズ特性において優れたバイポ
ーラトランジスタが提供される。
【００５１】また、本発明にかかる半導体装置によれ
ば、金属シリサイドがエッチングストッパ膜の端部にま
で延在するので、ベース抵抗値、エミッタ抵抗値、ｆma
x,Ｇa等の高周波数特性、Ｎf 等のノイズ特性において
さらに改善されたバイポーラトランジスタが提供され
る。
ば、金属シリサイドがエッチングストッパ膜の端部にま
で延在するので、ベース抵抗値、エミッタ抵抗値、ｆma
x,Ｇa等の高周波数特性、Ｎf 等のノイズ特性において
さらに改善されたバイポーラトランジスタが提供され
る。
【００５２】また、本発明にかかる半導体装置の製造方
法によれば、上記効果を奏するバイポーラトランジスタ
が得られる。さらに、側壁スペーサの形成工程がないの
で、拡散層幅の制御性が向上し、エミッタのプラグ効果
を抑制できるので、素子特性のバラツキが解消して製造
の歩留まりを向上させることができる。また、製造工程
が単純になるので製造原価を低減することもできる。
法によれば、上記効果を奏するバイポーラトランジスタ
が得られる。さらに、側壁スペーサの形成工程がないの
で、拡散層幅の制御性が向上し、エミッタのプラグ効果
を抑制できるので、素子特性のバラツキが解消して製造
の歩留まりを向上させることができる。また、製造工程
が単純になるので製造原価を低減することもできる。
【００５３】
【図１】本発明にかかる半導体装置の第１の実施の形態
にかかるｎｐｎ型バイポーラトランジスタの素子構造を
示す断面図である。
にかかるｎｐｎ型バイポーラトランジスタの素子構造を
示す断面図である。
【図２】本発明にかかる半導体装置の製造方法の第１の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図３】本発明にかかる半導体装置の製造方法の第１の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図４】本発明にかかる半導体装置の製造方法の第１の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図５】本発明にかかる半導体装置の製造方法の第１の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図６】本発明にかかる半導体装置の製造方法の第１の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図７】本発明にかかる半導体装置の製造方法の第１の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図８】本発明にかかる半導体装置の第２の実施の形態
にかかるｎｐｎ型バイポーラトランジスタの素子構造を
示す断面図である。
にかかるｎｐｎ型バイポーラトランジスタの素子構造を
示す断面図である。
【図９】本発明にかかる半導体装置の製造方法の第２の
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
実施の形態にかかるｎｐｎ型バイポーラトランジスタの
製造工程を示す断面図である。
【図１０】本発明にかかる半導体装置の製造方法の第２
の実施の形態にかかるｎｐｎ型バイポーラトランジスタ
の製造工程を示す断面図である。
の実施の形態にかかるｎｐｎ型バイポーラトランジスタ
の製造工程を示す断面図である。
【図１１】従来のｎｐｎ型バイポーラトランジスタの素
子構造を示す断面図である。
子構造を示す断面図である。
１ ｐ型シリコン基板
２ ｎ＋型埋め込み層
３、６１ ｎ型コレクタ領域
４、６４ ｎ型外部コレクタ引き出し領域
５、２５、３５、６２、６３、９３ 絶縁膜
６、６５ ｐ型ベース領域
７、６６ ｐ型ベース引き出し領域
８、６７ エッチングストッパ膜
９ 金属シリサイド
１０、８０ 窒化膜
１１、１９、２１、７１、８３ 開口
１２、８４ 多結晶シリコン層
１３、８５ ｎ型エミッタ領域
１４、８６ 層間絶縁膜
１５、８７ エミッタ電極に対するコンタクト部
１６、８８ ベース電極に対するコンタクト部
１７、８９ コレクタ電極に対するコンタクト部
１８、８２ 側壁スペーサ
６０ 高濃度のｎ型埋め込み層を含むシリコン基板
６８ ベース引き出しポリシリコン電極
６９ コレクタ引き出しポリシリコン電極
７０ 酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/331
H01L 29/73
Claims (7)
- 【請求項１】第１導電型の半導体基板上に形成され高濃
度にドープされた第２導電型の埋め込み層と、 前記埋め込み層の上に形成され、周囲が第１の絶縁膜で
素子分離されたコレクタ領域及びコレクタ引き出し領域
となる第２導電型の第１の半導体領域と、 前記第１の半導体領域上に形成されたベース領域となる
第１導電型の第２の半導体領域と、 前記第１の絶縁膜の上に形成されたベース引き出し領域
となる第１導電型の第２の半導体領域と、 前記第２の半導体領域上に形成され、前記第２の半導体
領域中のエミッタ形成予定領域が露出するように開口が
設けられたエッチングストッパ膜となる第２の絶縁膜
と、 側壁スペーサを用いることなく前記開口を埋め込んで形
成されたエミッタ及びエミッタ引き出し層となる第２導
電型の第３の半導体領域と、 前記第２の半導体領域上であって、かつ、前記第２の絶
縁膜に覆われた領域及び前記第３の半導体領域を除く領
域上に形成された金属シリサイドとを具備することを特
徴とする半導体装置。 - 【請求項２】前記第２の絶縁膜及び前記金属シリサイド
上にベースコンタクトとエミッタコンタクトとコレクタ
コンタクトが開口された第３の絶縁膜を具備することを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記第２の絶縁膜は、前記金属シリサイド
がベース領域内に延在するように前記第２の半導体領域
の一部の上に形成されていることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項４】第１導電型の半導体基板上にコレクタ埋め
込み層となる第２導電型の高濃度の半導体領域を成長さ
せる工程と、 前記コレタクタ埋め込み層の上に第２導電型のコレクタ
領域を成長させる工程と、 前記コレクタ領域と他の素子領域との間及び前記コレク
タ領域間を第１の絶縁膜で絶縁分離する工程と、 非選択エピタキシャル技術により前記コレクタ領域上に
は第１導電型の単結晶シリコンを成長させてベース領域
を形成し、第１の絶縁膜上には第１導電型の多結晶シリ
コンを成長させてベース引き出し領域を形成する工程
と、 前記ベース領域上に第２の絶縁膜を形成し、該絶縁膜の
周縁部で前記ベース領域が露出する形状にパターニング
して、エッチングストッパ膜を形成する工程と、 前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、 全面に第３の絶縁膜を形成する工程と、 前記第２及び前記第３の絶縁膜中に前記ベース領域内に
達する開口を形成する工程と、 側壁スペーサを用いることなく前記開口にポリシリコン
を堆積し、第２導電型不純物のイオンを注入した後、熱
拡散により第２導電型のエミッタ領域を形成する工程と
を含む半導体装置の製造方法。 - 【請求項５】第１導電型の半導体基板上にコレクタ埋め
込み層となる第２導電型の高濃度の半導体領域を成長さ
せる工程と、 前記コレタクタ埋め込み層の上に第２導電型のコレクタ
領域を成長させる工程と、 前記コレクタ領域と他の素子領域との間及び前記コレク
タ領域間を第１の絶縁膜で絶縁分離する工程と、 非選択エピタキシャル技術により前記コレクタ領域上に
は第１導電型の単結晶シリコンを成長させてベース領域
を形成し、第１の絶縁膜上には第１導電型の多結晶シリ
コンを成長させてベース引き出し領域を形成する工程
と、 前記ベース領域上に第２の絶縁膜を形成し、該絶縁膜の
周縁部で前記ベース領 域が露出する形状にパターニング
して、エッチングストッパ膜を形成する工程と、 前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、 全面に第３の絶縁膜を形成する工程と、 前記第２及び前記第３の絶縁膜中に前記ベース領域内に
達する開口を形成する工程と、 側壁スペーサを用いることなく、第２導電型の不純物が
既にドープされたポリシリコンを前記開口に堆積させた
後、熱拡散により第２導電型のエミッタ領域を形成する
工程とを含む半導体装置の製造方法。 - 【請求項６】第１導電型の半導体基板上にコレクタ埋め
込み層となる第２導電型の高濃度の半導体領域を成長さ
せる工程と、 前記コレタクタ埋め込み層の上に第２導電型のコレクタ
領域を成長させる工程と、 前記コレクタ領域と他の素子領域との間及び前記コレク
タ領域間を第１の絶縁膜で絶縁分離する工程と、 非選択エピタキシャル技術により前記コレクタ領域上に
は第１導電型の単結晶シリコンを成長させてベース領域
を形成し、第１の絶縁膜上には第１導電型の多結晶シリ
コンを成長させてベース引き出し領域を形成する工程
と、 前記ベース領域上に第２の絶縁膜を形成し、該絶縁膜の
周縁部で前記ベース領域が露出する形状にパターニング
して、エッチングストッパ膜を形成する工程と、 前記第２の絶縁膜をマスクとして前記ベース領域および
前記ベース引き出し領域の上に金属シリサイドを形成す
る工程と、 全面に第３の絶縁膜を形成する工程と、 前記第２及び前記第３の絶縁膜中に前記ベース領域内に
達する開口を形成する工程と、 側壁スペーサを用いることなく、第２導電型の不純物が
既にドープされたシリコンを前記開口にエピタキシャル
成長させた後、熱拡散により第２導電型のエミッタ領域
を形成する工程とを含む半導体装置の製造方法。 - 【請求項７】前記エッチングストッパ膜を形成する工程
は、周縁部で前記ベース領域が露出するように前記ベー
ス領域の一部の領域上に形成することを特徴とする請求
項４乃至６のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12972697A JP3456864B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体装置及びその製造方法 |
| US09/081,613 US6633069B2 (en) | 1997-05-20 | 1998-05-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12972697A JP3456864B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321639A JPH10321639A (ja) | 1998-12-04 |
| JP3456864B2 true JP3456864B2 (ja) | 2003-10-14 |
Family
ID=15016688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12972697A Expired - Fee Related JP3456864B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3456864B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331727B1 (en) | 1998-08-07 | 2001-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP5017744B2 (ja) * | 2001-01-10 | 2012-09-05 | ソニー株式会社 | 半導体装置の製造方法 |
| US6911681B1 (en) * | 2004-04-14 | 2005-06-28 | International Business Machines Corporation | Method of base formation in a BiCMOS process |
-
1997
- 1997-05-20 JP JP12972697A patent/JP3456864B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10321639A (ja) | 1998-12-04 |
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