JP2002313798A - エピタキシャル・ベース・バイポーラ・トランジスタおよびその製造方法 - Google Patents
エピタキシャル・ベース・バイポーラ・トランジスタおよびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/732—Vertical transistors
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Abstract
(57)【要約】
【課題】 低いベース抵抗を有し、キャパシタンスが増
大しないエピタキシャル・ベース・バイポーラ・トラン
ジスタを提供する。 【解決手段】 単結晶半導体基板５４上のエピタキシャ
ル・シリコン層と、半導体基板の表面上の隆起エミッタ
６４と、半導体基板の表面上の隆起外部ベース５８ｅ
と、隆起エミッタと隆起外部ベースとの間の、スペーサ
である絶縁体６６と、半導体基板内に、エミッタ拡散部
および外部ベース拡散部を与えるための、隆起エミッタ
および隆起外部ベースからの拡散とを備え、エミッタ拡
散部は、エミッタ拡散接合深さを有し、隆起エミッタ
は、半導体基板の表面にまで延び、隆起外部ベースは、
半導体基板の表面にまで延び、エミッタ／ベースの表面
高さの差は、エミッタ拡散接合深さの２０％より小さ
い。
大しないエピタキシャル・ベース・バイポーラ・トラン
ジスタを提供する。 【解決手段】 単結晶半導体基板５４上のエピタキシャ
ル・シリコン層と、半導体基板の表面上の隆起エミッタ
６４と、半導体基板の表面上の隆起外部ベース５８ｅ
と、隆起エミッタと隆起外部ベースとの間の、スペーサ
である絶縁体６６と、半導体基板内に、エミッタ拡散部
および外部ベース拡散部を与えるための、隆起エミッタ
および隆起外部ベースからの拡散とを備え、エミッタ拡
散部は、エミッタ拡散接合深さを有し、隆起エミッタ
は、半導体基板の表面にまで延び、隆起外部ベースは、
半導体基板の表面にまで延び、エミッタ／ベースの表面
高さの差は、エミッタ拡散接合深さの２０％より小さ
い。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ・トラ
ンジスタ、特に、隆起した外部ベースを有するエピタキ
シャル・ベース・バイポーラ・トランジスタと、その製
造方法に関する。
ンジスタ、特に、隆起した外部ベースを有するエピタキ
シャル・ベース・バイポーラ・トランジスタと、その製
造方法に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタの高いベース
抵抗は、最小ノイズと電力利得カットオフ周波数との両
方を劣化させる。ベース抵抗の主成分は、外部ベース抵
抗である。外部ベース抵抗を低減させるには、エミッタ
に隣接するベース領域にイオンを打込むことが知られて
いる。外部ベース抵抗を低減できるにもかかわらず、ベ
ース領域のイオン打込みは、打込まれたドーパントの過
渡増速拡散を生じさせ、これが真性ベースを拡げ、およ
び真性ベース自身のみならずペデスタル打込み部を拡散
させる。
抵抗は、最小ノイズと電力利得カットオフ周波数との両
方を劣化させる。ベース抵抗の主成分は、外部ベース抵
抗である。外部ベース抵抗を低減させるには、エミッタ
に隣接するベース領域にイオンを打込むことが知られて
いる。外部ベース抵抗を低減できるにもかかわらず、ベ
ース領域のイオン打込みは、打込まれたドーパントの過
渡増速拡散を生じさせ、これが真性ベースを拡げ、およ
び真性ベース自身のみならずペデスタル打込み部を拡散
させる。
【０００３】打込み部の連続オーバラップを生じさせる
追加の拡散幅は、高キャパシタンス・デバイスにつなが
る。さらに、この増大したキャパシタンスは、性能の劣
った低速デバイスを生じさせることになる。
追加の拡散幅は、高キャパシタンス・デバイスにつなが
る。さらに、この増大したキャパシタンスは、性能の劣
った低速デバイスを生じさせることになる。
【０００４】図１および図２（Ａ）は、従来技術のバイ
ポーラ・トランジスタを示しており、このバイポーラ・
トランジスタでは、外部ベース領域が、イオン打込みお
よび活性化アニールによって形成される。
ポーラ・トランジスタを示しており、このバイポーラ・
トランジスタでは、外部ベース領域が、イオン打込みお
よび活性化アニールによって形成される。
【０００５】特に、図１は、打込まれた外部ベース領域
を用いる従来技術のシリコンゲルマニウム（ＳｉＧｅ）
バイポーラ・デバイス１０の断面図であり、図２（Ａ）
は、、図１に示すデバイスの隆起部分の上面図である。
を用いる従来技術のシリコンゲルマニウム（ＳｉＧｅ）
バイポーラ・デバイス１０の断面図であり、図２（Ａ）
は、、図１に示すデバイスの隆起部分の上面図である。
【０００６】図１の従来技術のバイポーラ・デバイス１
０は、Ｓｉ基板１２（例えば、Ｎ形）内に形成されたサ
ブコレクタ領域（例えば、Ｎ+ ドープ）１４を有してい
る。基板は、また、コレクタ・コンタクト領域１５と、
分離領域１６とを有している。シリコン（基板上の単結
晶シリコンまたはエピタキシャル・シリコン、および分
離領域上のポリシリコン）よりなるベース領域（たとえ
ば、Ｐ形）１８が、Ｓｉ基板上に設けられている。ベー
ス領域１８は、真性ベース（Ｐドープ）領域１８ｉと、
外部ベース（Ｎドープ）領域１８ｅとを有している。外
部ベース領域は、Ｇｅリッチ層２０の下の一定の深さま
で、真性ベース領域を取囲んでいる。一般に、ポリシリ
コン／エピタキシャル領域、すなわちベース領域１８の
厚さは、約５００〜３０００Åである。前述したよう
に、ベース領域１８内には、約２５０〜１５００Å厚さ
のＧｅリッチ層が、ベース領域の上部から５０〜５００
Å下のところに設けられている。
０は、Ｓｉ基板１２（例えば、Ｎ形）内に形成されたサ
ブコレクタ領域（例えば、Ｎ+ ドープ）１４を有してい
る。基板は、また、コレクタ・コンタクト領域１５と、
分離領域１６とを有している。シリコン（基板上の単結
晶シリコンまたはエピタキシャル・シリコン、および分
離領域上のポリシリコン）よりなるベース領域（たとえ
ば、Ｐ形）１８が、Ｓｉ基板上に設けられている。ベー
ス領域１８は、真性ベース（Ｐドープ）領域１８ｉと、
外部ベース（Ｎドープ）領域１８ｅとを有している。外
部ベース領域は、Ｇｅリッチ層２０の下の一定の深さま
で、真性ベース領域を取囲んでいる。一般に、ポリシリ
コン／エピタキシャル領域、すなわちベース領域１８の
厚さは、約５００〜３０００Åである。前述したよう
に、ベース領域１８内には、約２５０〜１５００Å厚さ
のＧｅリッチ層が、ベース領域の上部から５０〜５００
Å下のところに設けられている。
【０００７】ベース領域の上には絶縁体２２が設けられ
ており、この絶縁体は、ベース領域の上部を露出させる
開口を有している。この開口の上には、ポリシリコン・
エミッタ（Ｎ+ ドープ）２４がオーバラップしている。
エミッタ領域からドーパントが、ベース領域に拡散され
る。エミッタ領域を、誘電体スペーサ２６と、エミッタ
・ポリシリコン上に形成されたキャップ層とが、取囲ん
でいる。
ており、この絶縁体は、ベース領域の上部を露出させる
開口を有している。この開口の上には、ポリシリコン・
エミッタ（Ｎ+ ドープ）２４がオーバラップしている。
エミッタ領域からドーパントが、ベース領域に拡散され
る。エミッタ領域を、誘電体スペーサ２６と、エミッタ
・ポリシリコン上に形成されたキャップ層とが、取囲ん
でいる。
【０００８】シリコン基板内には、サブコレクタ領域か
らベース領域内に延びるが、分離領域には接触しないペ
デスタル領域２８（Ｎ+ ドープ）が設けられている。ベ
ース領域の高濃度ドープト外部ベース領域が、横方向に
延びて、ペデスタル領域に接触する。図示したように、
従来技術の打込み、および続く活性化アニールは、ペデ
スタル領域とベース領域との間にオーバラップを生じさ
せる。
らベース領域内に延びるが、分離領域には接触しないペ
デスタル領域２８（Ｎ+ ドープ）が設けられている。ベ
ース領域の高濃度ドープト外部ベース領域が、横方向に
延びて、ペデスタル領域に接触する。図示したように、
従来技術の打込み、および続く活性化アニールは、ペデ
スタル領域とベース領域との間にオーバラップを生じさ
せる。
【０００９】図２（Ａ）に、抵抗に対する、外部ベース
領域打込み部の結果を示す。エミッタ領域と外部ベース
領域との間のミスアライメントの抵抗への影響について
言及する。これは、外部ベース領域打込み部のない図２
（Ｂ）の状況と比較されなければならない。ベース領域
の真性ベース部分は、約１００００Ω／□の抵抗を有
し、一方、外部ベース部分は、約２００Ω／□の抵抗を
有している。しかし、外部ベース領域が、ペデスタル領
域と接触する、または接近する場合には、キャパシタン
スはＰＮ接合と関係付けられる。以下の式（１）は、重
要なパラメータ間の関係を示す。
領域打込み部の結果を示す。エミッタ領域と外部ベース
領域との間のミスアライメントの抵抗への影響について
言及する。これは、外部ベース領域打込み部のない図２
（Ｂ）の状況と比較されなければならない。ベース領域
の真性ベース部分は、約１００００Ω／□の抵抗を有
し、一方、外部ベース部分は、約２００Ω／□の抵抗を
有している。しかし、外部ベース領域が、ペデスタル領
域と接触する、または接近する場合には、キャパシタン
スはＰＮ接合と関係付けられる。以下の式（１）は、重
要なパラメータ間の関係を示す。
【００１０】
【数１】ｆmax ∝ｆt ／（ＲB ＣCB） （１） ここに、ｆmax は、電力利得がなお存在する最大周波数
であり、ｆt は電流利得が１になる（ペデスタル・ドー
ズが高くなるにつれて増大する）周波数であり、ＲB は
ベース抵抗であり且つ真性ベース抵抗と外部ベース抵抗
との和であり、Ｃ CBはコレクタ／ベース・キャパシタン
ス（ペデスタル・ドーズが高くなるにつれて増大する）
である。
であり、ｆt は電流利得が１になる（ペデスタル・ドー
ズが高くなるにつれて増大する）周波数であり、ＲB は
ベース抵抗であり且つ真性ベース抵抗と外部ベース抵抗
との和であり、Ｃ CBはコレクタ／ベース・キャパシタン
ス（ペデスタル・ドーズが高くなるにつれて増大する）
である。
【００１１】高性能を実現し、デバイスを縮小するため
には、外部ベース抵抗を低く保ちながら、ペデスタル・
ドーズを増大させなければならない。現在のデバイスで
は、このことは、イオン・ドーズが増大するので、難し
い問題である。
には、外部ベース抵抗を低く保ちながら、ペデスタル・
ドーズを増大させなければならない。現在のデバイスで
は、このことは、イオン・ドーズが増大するので、難し
い問題である。
【００１２】前述した点から見て、ベース抵抗とデバイ
ス・キャパシタンスとが減少するエピタキシャル・ベー
ス・バイポーラ・トランジスタを形成できる新規で改良
された方法を開発する必要性が存在する。新規な方法
は、ベース領域へのイオン打込みの使用を避けなければ
ならない。というのは、ベース領域へのイオン打込みの
使用は、拡散領域のオーバラップと、増大したデバイス
・キャパシタンスとを生じさせるからである。
ス・キャパシタンスとが減少するエピタキシャル・ベー
ス・バイポーラ・トランジスタを形成できる新規で改良
された方法を開発する必要性が存在する。新規な方法
は、ベース領域へのイオン打込みの使用を避けなければ
ならない。というのは、ベース領域へのイオン打込みの
使用は、拡散領域のオーバラップと、増大したデバイス
・キャパシタンスとを生じさせるからである。
【００１３】
【発明が解決しようとする課題】本発明の目的は、低い
ベース抵抗を有し、キャパシタンスが増大しないエピタ
キシャル・ベース・バイポーラ・トランジスタを提供す
ることにある。
ベース抵抗を有し、キャパシタンスが増大しないエピタ
キシャル・ベース・バイポーラ・トランジスタを提供す
ることにある。
【００１４】本発明の他の目的は、最小のノイズと、電
力利得カットオフ周波数とを有するエピタキシャル・ベ
ース・バイポーラ・トランジスタを提供することにあ
る。
力利得カットオフ周波数とを有するエピタキシャル・ベ
ース・バイポーラ・トランジスタを提供することにあ
る。
【００１５】本発明のさらに他の目的は、従来技術のバ
イポーラ・トランジスタに比べて、高速デバイス性能と
増大したスイッチング速度とを有するエピタキシャル・
ベース・バイポーラ・トランジスタを提供することにあ
る。
イポーラ・トランジスタに比べて、高速デバイス性能と
増大したスイッチング速度とを有するエピタキシャル・
ベース・バイポーラ・トランジスタを提供することにあ
る。
【００１６】本発明のさらに他の目的は、エミッタが自
己整合され、ベースに対して中心合わせされたエピタキ
シャル・ベース・バイポーラ・トランジスタを提供する
ことにある。
己整合され、ベースに対して中心合わせされたエピタキ
シャル・ベース・バイポーラ・トランジスタを提供する
ことにある。
【００１７】
【課題を解決するための手段】上記および他の目的およ
び利点は、本発明では、隆起ベース構造を用いることに
より、および外部ベースのための拡散ソースとして、ド
ープト・ポリシリコン層を利用して浅い外部ベース・プ
ロファイルを与えることによって、実現される。
び利点は、本発明では、隆起ベース構造を用いることに
より、および外部ベースのための拡散ソースとして、ド
ープト・ポリシリコン層を利用して浅い外部ベース・プ
ロファイルを与えることによって、実現される。
【００１８】本発明の第１の態様によれば、イオン打込
みによってドープされない隆起外部ベースを有するエピ
タキシャル・ベース・バイポーラ・トランジスタ・デバ
イスを作製する方法が提供される。
みによってドープされない隆起外部ベースを有するエピ
タキシャル・ベース・バイポーラ・トランジスタ・デバ
イスを作製する方法が提供される。
【００１９】本発明の第１の方法では、ベース領域を形
成する前にエミッタ領域を形成する。特に、本発明の第
１の方法は、（ａ）単結晶半導体基板上に、少なくとも
エピタキシャル・シリコン層を成長させる工程と、
（ｂ）前記単結晶半導体基板の表面に、隆起エミッタを
形成する工程とを含み、前記隆起エミッタは、少なくと
もその側壁に形成された絶縁材料を有し、（ｃ）前記単
結晶半導体基板の表面に、隆起外部ベースを形成する工
程を含み、前記隆起エミッタと隆起外部ベースとは、前
記絶縁材料によって絶縁され、（ｄ）前記隆起エミッタ
および隆起外部ベースからドーパントを拡散して、前記
単結晶半導体基板内に、エミッタ拡散部および外部ベー
ス拡散部を与える工程を含み、前記エミッタ拡散部は、
エミッタ拡散接合深さを有し、前記エミッタ拡散部は、
前記単結晶半導体基板の表面にまで延び、前記外部ベー
ス拡散部は、前記単結晶半導体基板の表面にまで延び
る。
成する前にエミッタ領域を形成する。特に、本発明の第
１の方法は、（ａ）単結晶半導体基板上に、少なくとも
エピタキシャル・シリコン層を成長させる工程と、
（ｂ）前記単結晶半導体基板の表面に、隆起エミッタを
形成する工程とを含み、前記隆起エミッタは、少なくと
もその側壁に形成された絶縁材料を有し、（ｃ）前記単
結晶半導体基板の表面に、隆起外部ベースを形成する工
程を含み、前記隆起エミッタと隆起外部ベースとは、前
記絶縁材料によって絶縁され、（ｄ）前記隆起エミッタ
および隆起外部ベースからドーパントを拡散して、前記
単結晶半導体基板内に、エミッタ拡散部および外部ベー
ス拡散部を与える工程を含み、前記エミッタ拡散部は、
エミッタ拡散接合深さを有し、前記エミッタ拡散部は、
前記単結晶半導体基板の表面にまで延び、前記外部ベー
ス拡散部は、前記単結晶半導体基板の表面にまで延び
る。
【００２０】本発明の好適な一態様では、エミッタ／ベ
ースの表面高さの差は、エミッタ接合深さの２０％より
小さい。
ースの表面高さの差は、エミッタ接合深さの２０％より
小さい。
【００２１】本発明の第２の方法は、エミッタ領域を形
成する前に、隆起外部ベースを形成する。エミッタ領域
を形成する前に、隆起外部ベースを形成することによっ
て、エミッタは、自己整合され、ベースに対して中心合
わせされる。特に、本発明の第２の方法は、（ａ）単結
晶半導体基板上に、少なくともエピタキシャル・シリコ
ン層を成長させる工程と、（ｂ）前記単結晶半導体基板
の表面に、隆起外部ベースを形成する工程と、（ｃ）前
記単結晶半導体基板の表面に、隆起エミッタを形成する
工程を含み、前記隆起エミッタは、少なくともその側壁
に形成された絶縁材料を有し、前記絶縁材料は、前記隆
起外部ベースを、前記隆起エミッタから電気的に絶縁
し、（ｄ）前記隆起エミッタおよび隆起外部ベースから
ドーパントを拡散して、前記単結晶半導体基板内に、エ
ミッタ拡散部および外部ベース拡散部を与える工程を含
み、前記エミッタ拡散部は、エミッタ拡散接合深さを有
し、前記エミッタ拡散部は、前記単結晶半導体基板の表
面にまで延び、前記外部ベース拡散部は、前記単結晶半
導体基板の表面にまで延びる。
成する前に、隆起外部ベースを形成する。エミッタ領域
を形成する前に、隆起外部ベースを形成することによっ
て、エミッタは、自己整合され、ベースに対して中心合
わせされる。特に、本発明の第２の方法は、（ａ）単結
晶半導体基板上に、少なくともエピタキシャル・シリコ
ン層を成長させる工程と、（ｂ）前記単結晶半導体基板
の表面に、隆起外部ベースを形成する工程と、（ｃ）前
記単結晶半導体基板の表面に、隆起エミッタを形成する
工程を含み、前記隆起エミッタは、少なくともその側壁
に形成された絶縁材料を有し、前記絶縁材料は、前記隆
起外部ベースを、前記隆起エミッタから電気的に絶縁
し、（ｄ）前記隆起エミッタおよび隆起外部ベースから
ドーパントを拡散して、前記単結晶半導体基板内に、エ
ミッタ拡散部および外部ベース拡散部を与える工程を含
み、前記エミッタ拡散部は、エミッタ拡散接合深さを有
し、前記エミッタ拡散部は、前記単結晶半導体基板の表
面にまで延び、前記外部ベース拡散部は、前記単結晶半
導体基板の表面にまで延びる。
【００２２】本発明の第２の方法の好適な一態様では、
エミッタ／ベースの表面高さの差は、エミッタ接合深さ
の２０％より小さい。
エミッタ／ベースの表面高さの差は、エミッタ接合深さ
の２０％より小さい。
【００２３】本発明の他の態様によれば、隆起外部ベー
スを有する真性ベース・バイポーラ・トランジスタが提
供される。本発明のバイポーラ・トランジスタは、単結
晶半導体基板上のエピタキシャル・シリコン層と、前記
半導体基板の表面上の隆起エミッタと、前記半導体基板
の表面上の隆起外部ベースと、前記隆起エミッタと前記
隆起外部ベースとの間の、スペーサである絶縁体と、前
記半導体基板内に、エミッタ拡散部および外部ベース拡
散部を与えるための、前記隆起エミッタおよび前記隆起
外部ベースからの拡散とを備え、前記エミッタ拡散部
は、エミッタ拡散接合深さを有し、前記隆起エミッタ
は、前記半導体基板の表面にまで延び、前記隆起外部ベ
ースは、前記半導体基板の表面にまで延び、エミッタ／
ベースの表面高さの差は、前記エミッタ拡散接合深さの
２０％より小さい。
スを有する真性ベース・バイポーラ・トランジスタが提
供される。本発明のバイポーラ・トランジスタは、単結
晶半導体基板上のエピタキシャル・シリコン層と、前記
半導体基板の表面上の隆起エミッタと、前記半導体基板
の表面上の隆起外部ベースと、前記隆起エミッタと前記
隆起外部ベースとの間の、スペーサである絶縁体と、前
記半導体基板内に、エミッタ拡散部および外部ベース拡
散部を与えるための、前記隆起エミッタおよび前記隆起
外部ベースからの拡散とを備え、前記エミッタ拡散部
は、エミッタ拡散接合深さを有し、前記隆起エミッタ
は、前記半導体基板の表面にまで延び、前記隆起外部ベ
ースは、前記半導体基板の表面にまで延び、エミッタ／
ベースの表面高さの差は、前記エミッタ拡散接合深さの
２０％より小さい。
【００２４】本発明の一実施例では、隆起エミッタは、
自己整合され、前記ベースに中心合わせされている。
自己整合され、前記ベースに中心合わせされている。
【００２５】本発明の他の態様は、構造中に組込みの抵
抗／キャパシタンス調整を有するバイポーラ接合トラン
ジスタを提供する。特に、本発明のバイポーラ接合トラ
ンジスタは、自己整合されたベース／エミッタ構造を備
え、ベース抵抗は、可変厚さの拡散ソースによって独立
に調整され、ベース・キャパシタンスは、前記拡散ソー
スの厚さと真性ベース・エピタキシャル層の厚さとの組
合せにより、独立して変えることができる。
抗／キャパシタンス調整を有するバイポーラ接合トラン
ジスタを提供する。特に、本発明のバイポーラ接合トラ
ンジスタは、自己整合されたベース／エミッタ構造を備
え、ベース抵抗は、可変厚さの拡散ソースによって独立
に調整され、ベース・キャパシタンスは、前記拡散ソー
スの厚さと真性ベース・エピタキシャル層の厚さとの組
合せにより、独立して変えることができる。
【００２６】
【発明の実施の形態】隆起した外部ベース領域を有する
エピタキシャル・ベース・バイポーラ・トランジスタ
と、その製造方法とを提供する本発明を、図面を参照し
ながら詳細に説明する。図面において、同一および対応
する要素は、同一の参照番号で示されていることに留意
すべきである。
エピタキシャル・ベース・バイポーラ・トランジスタ
と、その製造方法とを提供する本発明を、図面を参照し
ながら詳細に説明する。図面において、同一および対応
する要素は、同一の参照番号で示されていることに留意
すべきである。
【００２７】まず、図３について説明するが、図３は、
本発明の第１の方法を用いて形成されたエピタキシャル
・ベース・バイポーラ・トランジスタの１つの可能な構
造を示す断面図である。図４は、図３に示した構造の上
面図である。特に、図３に示すデバイス５０は、分離領
域（例えば、浅いトレンチ分離領域）５６を含む単結晶
半導体基板（例えば、Ｎ形Ｓｉ基板）５４内に、サブコ
レクタ（例えば、Ｎ+ドープ）５２を有している。シリ
コン（シリコン基板上のエピタキシャルＳｉおよび分離
領域上のポリシリコン）よりなるベース領域（例えば、
Ｐ形）５８が、基板の表面上に設けられている。ベース
領域は、真性（Ｐドープ）領域５８ｉと外部（Ｐ+ ドー
プ）領域５８ｅとを形成するための領域を有している。
本発明の第１の方法を用いて形成されたエピタキシャル
・ベース・バイポーラ・トランジスタの１つの可能な構
造を示す断面図である。図４は、図３に示した構造の上
面図である。特に、図３に示すデバイス５０は、分離領
域（例えば、浅いトレンチ分離領域）５６を含む単結晶
半導体基板（例えば、Ｎ形Ｓｉ基板）５４内に、サブコ
レクタ（例えば、Ｎ+ドープ）５２を有している。シリ
コン（シリコン基板上のエピタキシャルＳｉおよび分離
領域上のポリシリコン）よりなるベース領域（例えば、
Ｐ形）５８が、基板の表面上に設けられている。ベース
領域は、真性（Ｐドープ）領域５８ｉと外部（Ｐ+ ドー
プ）領域５８ｅとを形成するための領域を有している。
【００２８】一般に、ベース領域の厚さは、約５００〜
約３０００Åである。ベース領域内に、約２５０〜約１
５００Åの厚さを有するＧｅリッチ層６０が、ベース領
域５８の上部から約５０〜約５００Å下のところに設け
られている。ベース領域上に、ベース領域のシリコンを
露出させる開口を有する絶縁体６２が設けられている。
この開口には、ポリシリコン・エミッタ（Ｎ+ ドープ）
領域６４が、オーバラップされている。エミッタ領域６
４は、絶縁体すなわち誘電体により作られたキャップ層
６５を有している。エミッタ領域からドーパントが、ベ
ース領域に拡散する。外部ベース領域は、Ｇｅリッチ層
よりも深くない一定の深さにあるが、真性ベース領域と
エミッタ領域とを取囲んでいる。また、外部ベース領域
は、絶縁体スペーサによって、エミッタ領域から分離さ
れているが、エミッタ領域の大部分を取囲んでいる。Ｓ
ｉ基板内では、ペデスタル領域（Ｎ+ ドープ）６８が、
サブコレクタからベース領域内に延びているが、分離領
域には接触しない。
約３０００Åである。ベース領域内に、約２５０〜約１
５００Åの厚さを有するＧｅリッチ層６０が、ベース領
域５８の上部から約５０〜約５００Å下のところに設け
られている。ベース領域上に、ベース領域のシリコンを
露出させる開口を有する絶縁体６２が設けられている。
この開口には、ポリシリコン・エミッタ（Ｎ+ ドープ）
領域６４が、オーバラップされている。エミッタ領域６
４は、絶縁体すなわち誘電体により作られたキャップ層
６５を有している。エミッタ領域からドーパントが、ベ
ース領域に拡散する。外部ベース領域は、Ｇｅリッチ層
よりも深くない一定の深さにあるが、真性ベース領域と
エミッタ領域とを取囲んでいる。また、外部ベース領域
は、絶縁体スペーサによって、エミッタ領域から分離さ
れているが、エミッタ領域の大部分を取囲んでいる。Ｓ
ｉ基板内では、ペデスタル領域（Ｎ+ ドープ）６８が、
サブコレクタからベース領域内に延びているが、分離領
域には接触しない。
【００２９】本発明によれば、ベース領域５８は、基板
５４の表面まで延びる隆起ベース領域である。さらに、
本発明のバイポーラトランジスタは、隆起エミッタ領域
および隆起外部ベース領域からの拡散を含んでいる。こ
の拡散は、構造内にエミッタ拡散領域と外部ベース拡散
領域とを与える。本発明のバイポーラ・トランジスタ
は、さらに、エミッタ接合深さを有するエミッタ拡散領
域を有し、エミッタは、基板５４の表面にまで延びるこ
とを特徴としている。さらに、本発明のバイポーラ・ト
ランジスタは、エミッタ接合の２０％より小さい、エミ
ッタ／ベース表面高さの差を有することを特徴としてい
る。
５４の表面まで延びる隆起ベース領域である。さらに、
本発明のバイポーラトランジスタは、隆起エミッタ領域
および隆起外部ベース領域からの拡散を含んでいる。こ
の拡散は、構造内にエミッタ拡散領域と外部ベース拡散
領域とを与える。本発明のバイポーラ・トランジスタ
は、さらに、エミッタ接合深さを有するエミッタ拡散領
域を有し、エミッタは、基板５４の表面にまで延びるこ
とを特徴としている。さらに、本発明のバイポーラ・ト
ランジスタは、エミッタ接合の２０％より小さい、エミ
ッタ／ベース表面高さの差を有することを特徴としてい
る。
【００３０】図５〜図１１は、図３に示される構成を形
成するのに用いられる種々の処理工程を示す。前述した
ように、本発明の第１の方法は、外部ベース領域を形成
する前に、エミッタ領域を形成する。まず、本発明にお
いて用いられる初期構造５０を示す図５を参照する。特
に、図５に示す初期構造は、分離領域５６と、サブコレ
クタ５２と、サブコレクタ・コンタクト５７と、ペデス
タル領域６８とを含むＳｉ基板５４を有している。この
初期構造は、技術上周知の従来の処理方法を用いて作製
される。したがって、処理方法の詳細な説明は、ここで
は行わない。
成するのに用いられる種々の処理工程を示す。前述した
ように、本発明の第１の方法は、外部ベース領域を形成
する前に、エミッタ領域を形成する。まず、本発明にお
いて用いられる初期構造５０を示す図５を参照する。特
に、図５に示す初期構造は、分離領域５６と、サブコレ
クタ５２と、サブコレクタ・コンタクト５７と、ペデス
タル領域６８とを含むＳｉ基板５４を有している。この
初期構造は、技術上周知の従来の処理方法を用いて作製
される。したがって、処理方法の詳細な説明は、ここで
は行わない。
【００３１】化学蒸着（ＣＶＤ）プロセスを用いて、Ｓ
ｉ基板の表面上に、ポリシリコン真性ベース領域５８ｉ
を、エピタキシャルに成長させる。真性ベース領域は、
約５００〜約３０００Åの厚さを有しており、Ｐ形ドー
パントで真性的に（ｉｎｔｒｉｎｓｉｃａｌｌｙ）ドー
プされる。本発明の真性ベース領域は、また、前述した
厚さを有するＧｅリッチ層６０を含んでいる。
ｉ基板の表面上に、ポリシリコン真性ベース領域５８ｉ
を、エピタキシャルに成長させる。真性ベース領域は、
約５００〜約３０００Åの厚さを有しており、Ｐ形ドー
パントで真性的に（ｉｎｔｒｉｎｓｉｃａｌｌｙ）ドー
プされる。本発明の真性ベース領域は、また、前述した
厚さを有するＧｅリッチ層６０を含んでいる。
【００３２】真性ベース層を成長させた後、薄い酸化物
層５９を、続いて薄い窒化物層６１を、成長した真性ベ
ース層上に形成する。二重（ｄｕａｌ）誘電体層を形成
する酸化物層および窒化物層は、ＣＶＤ，プラズマ励起
ＣＶＤ，化学溶液付着，および他の同様の付着プロセス
を含む（これらに限定されない）同一または異なる付着
プロセスを用いて形成される。酸化物層は、約５０〜約
２００Åの厚さを有している。一方、窒化物層は約１０
０〜約５００Åの厚さを有している。本発明では、窒化
物層６１の代わりに、酸化物層５９と同じまたは異なる
酸化物層を用いることもできる。
層５９を、続いて薄い窒化物層６１を、成長した真性ベ
ース層上に形成する。二重（ｄｕａｌ）誘電体層を形成
する酸化物層および窒化物層は、ＣＶＤ，プラズマ励起
ＣＶＤ，化学溶液付着，および他の同様の付着プロセス
を含む（これらに限定されない）同一または異なる付着
プロセスを用いて形成される。酸化物層は、約５０〜約
２００Åの厚さを有している。一方、窒化物層は約１０
０〜約５００Åの厚さを有している。本発明では、窒化
物層６１の代わりに、酸化物層５９と同じまたは異なる
酸化物層を用いることもできる。
【００３３】次に、二重誘電体層、すなわち酸化物層５
９および窒化物層６１に、通常のリソグラフィと、反応
性イオン・エッチング（ＲＩＥ）のようなエッチングと
を用いて、開口を形成し、真性ベース層を露出させる。
そこには、続いてエミッタが形成される。次に、ポリシ
リコン層６４がＣＶＤのような普通の付着プロセスによ
って形成され、続いて、通常のイオン打込みプロセスを
用いて、Ｎ形ドーパントでドープされる。次に、窒化物
または酸化物で構成できる層６５が、通常の付着プロセ
スを用いて、ポリシリコン層６３の上部に形成され、続
いて、窒化物層６１およびエミッタ・ポリシリコンをエ
ッチングして、隆起エミッタ領域を形成する。
９および窒化物層６１に、通常のリソグラフィと、反応
性イオン・エッチング（ＲＩＥ）のようなエッチングと
を用いて、開口を形成し、真性ベース層を露出させる。
そこには、続いてエミッタが形成される。次に、ポリシ
リコン層６４がＣＶＤのような普通の付着プロセスによ
って形成され、続いて、通常のイオン打込みプロセスを
用いて、Ｎ形ドーパントでドープされる。次に、窒化物
または酸化物で構成できる層６５が、通常の付着プロセ
スを用いて、ポリシリコン層６３の上部に形成され、続
いて、窒化物層６１およびエミッタ・ポリシリコンをエ
ッチングして、隆起エミッタ領域を形成する。
【００３４】次に、５００〜１０００Åの窒化物を付着
し、付着された窒化物を、酸化物に対して選択的なプロ
セスで反応性イオン・エッチングして、側壁スペーサ６
６をエミッタ領域上に形成する（図６参照）。
し、付着された窒化物を、酸化物に対して選択的なプロ
セスで反応性イオン・エッチングして、側壁スペーサ６
６をエミッタ領域上に形成する（図６参照）。
【００３５】図７において、スペーサ６６によって被覆
されない酸化物層５９が、通常のウェット・エッチング
・プロセスによって除去される。隆起外部ベース領域を
形成するには、ＣＶＤのような通常のその場（ｉｎ−ｓ
ｉｔｕ）ドーピング付着プロセスによって、Ｐ+ ポリシ
リコン膜７０（図８参照）を付着する。その場ドーピン
グ付着プロセスは、低温で、すなわち５５０℃以下の温
度で、ポリシリコンを付着することができる。本発明に
よれば、Ｐ+ ポリシリコンは、約５０００〜約３０００
０Åの厚さを有し、１×１０19ｃｍ-3以上のオーダのド
ーパント濃度を有するように、高濃度ドープされる。本
発明のこの工程で用いられるＰ+ ポリシリコン膜は、Ｇ
ｅを含む、あるいは含まないようにすることができる。
されない酸化物層５９が、通常のウェット・エッチング
・プロセスによって除去される。隆起外部ベース領域を
形成するには、ＣＶＤのような通常のその場（ｉｎ−ｓ
ｉｔｕ）ドーピング付着プロセスによって、Ｐ+ ポリシ
リコン膜７０（図８参照）を付着する。その場ドーピン
グ付着プロセスは、低温で、すなわち５５０℃以下の温
度で、ポリシリコンを付着することができる。本発明に
よれば、Ｐ+ ポリシリコンは、約５０００〜約３０００
０Åの厚さを有し、１×１０19ｃｍ-3以上のオーダのド
ーパント濃度を有するように、高濃度ドープされる。本
発明のこの工程で用いられるＰ+ ポリシリコン膜は、Ｇ
ｅを含む、あるいは含まないようにすることができる。
【００３６】Ｐ+ ポリシリコン膜を形成するのに用いら
れる低温付着プロセスは、既存の膜、すなわちＳｉＧｅ
ベース層へのドーパント拡散を低減させることに留意す
べきである。
れる低温付着プロセスは、既存の膜、すなわちＳｉＧｅ
ベース層へのドーパント拡散を低減させることに留意す
べきである。
【００３７】図９は、ポリシリコン層が反応性イオン・
エッチングされて、エミッタ領域の周囲にポリシリコン
側壁７２が形成された後の本発明のバイポーラ・トラン
ジスタ構造を示す。本発明のこの工程で作成されたポリ
シリコン側壁７２は、本発明のバイポーラ・トランジス
タの隆起外部ベース領域を形成するのに用いられること
に留意すべきである。
エッチングされて、エミッタ領域の周囲にポリシリコン
側壁７２が形成された後の本発明のバイポーラ・トラン
ジスタ構造を示す。本発明のこの工程で作成されたポリ
シリコン側壁７２は、本発明のバイポーラ・トランジス
タの隆起外部ベース領域を形成するのに用いられること
に留意すべきである。
【００３８】図１０において、通常のフォトレジスト・
マスク７４が、外部ベース領域を画定するように構造上
に形成され、および技術上周知の通常のエッチング・プ
ロセスを用いて、露出したベース領域のすべての部分が
構造から除去され、分離領域を露出させる。このエッチ
ング工程の後に、フォトレジスト・マスクが、通常の剥
離プロセスを用いて除去される。
マスク７４が、外部ベース領域を画定するように構造上
に形成され、および技術上周知の通常のエッチング・プ
ロセスを用いて、露出したベース領域のすべての部分が
構造から除去され、分離領域を露出させる。このエッチ
ング工程の後に、フォトレジスト・マスクが、通常の剥
離プロセスを用いて除去される。
【００３９】図１１は、エッチングし、続いてフォトレ
ジスト・マスクを除去した後の構造を示している。次
に、図１１の構造は、短時間アニール工程にさらされ
る。この短時間アニールは、エミッタ領域のＮ+ ドーパ
ントを拡散し、活性化させて、真性ベース領域内に、ベ
ース・エミッタ接合に対し一定の深さまで注入するため
に用いられる。このアニール工程は、図３に示される構
造を与える。本発明によれば、短時間アニール・プロセ
スは、約８５０℃より大きい温度で、約３０秒より短い
時間、Ｎ2 またはＡｒのような不活性ガス中で行われ
る。上述した条件を用いて、真性ベース領域の上面の
下、約５０〜約５００Åの深さに、真性ベース領域内に
ドーパントが注入される。
ジスト・マスクを除去した後の構造を示している。次
に、図１１の構造は、短時間アニール工程にさらされ
る。この短時間アニールは、エミッタ領域のＮ+ ドーパ
ントを拡散し、活性化させて、真性ベース領域内に、ベ
ース・エミッタ接合に対し一定の深さまで注入するため
に用いられる。このアニール工程は、図３に示される構
造を与える。本発明によれば、短時間アニール・プロセ
スは、約８５０℃より大きい温度で、約３０秒より短い
時間、Ｎ2 またはＡｒのような不活性ガス中で行われ
る。上述した条件を用いて、真性ベース領域の上面の
下、約５０〜約５００Åの深さに、真性ベース領域内に
ドーパントが注入される。
【００４０】短時間アニール・プロセスは、また、外部
ベース領域から、Ｐ+ ホウ素ドーパントを、真性ベース
領域内に注入する。Ｐ+ ポリシリコンからの外部ベース
外方拡散部は、真性ベース領域からのその場ドープされ
たホウ素に接触する。本発明では、外部ベース領域の形
成にイオン打込みは用いられないので、ドーパントの過
渡的増速拡散は生じない。したがって、バイポーラ・ト
ランジスタのキャパシタンスを、減少させる。
ベース領域から、Ｐ+ ホウ素ドーパントを、真性ベース
領域内に注入する。Ｐ+ ポリシリコンからの外部ベース
外方拡散部は、真性ベース領域からのその場ドープされ
たホウ素に接触する。本発明では、外部ベース領域の形
成にイオン打込みは用いられないので、ドーパントの過
渡的増速拡散は生じない。したがって、バイポーラ・ト
ランジスタのキャパシタンスを、減少させる。
【００４１】図１２および図１３は、本発明の第１の方
法の他の実施例を示す。この実施例では、図８の構造に
到るまでの処理が最初に行われた後、すなわち、外部ベ
ース・ポリシリコンの付着が完了した後の、上述した処
理工程とは異なる。スペーサの反応性イオン・エッチン
グ処理を行って、図１３に示されるスーパースペーサ８
０を形成する。特に、スーパースペーサは、図８に示す
構造上に、Ｐ+ 誘電体材料８０を最初に付着して、図１
２に示す構造を形成した後、誘電体材料およびベース領
域の部分を選択的にエッチングする。このことは、図１
０におけるような追加のマスキング工程を省略する。ス
ペーサのエッチングに続いて、短時間アニールを行い、
第１の実施例で説明したように、エミッタ領域およびベ
ース領域においてドーパントを移動する。
法の他の実施例を示す。この実施例では、図８の構造に
到るまでの処理が最初に行われた後、すなわち、外部ベ
ース・ポリシリコンの付着が完了した後の、上述した処
理工程とは異なる。スペーサの反応性イオン・エッチン
グ処理を行って、図１３に示されるスーパースペーサ８
０を形成する。特に、スーパースペーサは、図８に示す
構造上に、Ｐ+ 誘電体材料８０を最初に付着して、図１
２に示す構造を形成した後、誘電体材料およびベース領
域の部分を選択的にエッチングする。このことは、図１
０におけるような追加のマスキング工程を省略する。ス
ペーサのエッチングに続いて、短時間アニールを行い、
第１の実施例で説明したように、エミッタ領域およびベ
ース領域においてドーパントを移動する。
【００４２】図１４〜図２６は、本発明の第２の実施例
を示す図である。前述したように、本発明の第２の方法
は、エミッタ領域を形成する前に、外部ベース領域を形
成する。さらに、本発明の第２の方法を用いる場合、バ
イポーラ・トランジスタは、自己整合されてベース領域
に中心合わせされたエミッタ領域を有している。
を示す図である。前述したように、本発明の第２の方法
は、エミッタ領域を形成する前に、外部ベース領域を形
成する。さらに、本発明の第２の方法を用いる場合、バ
イポーラ・トランジスタは、自己整合されてベース領域
に中心合わせされたエミッタ領域を有している。
【００４３】まず、図１４を参照する。図１４は、本発
明の第２の方法に用いられる初期構造を示している。特
に、図１４に示す初期構造は、基板５４の表面上に形成
された埋め込みＧｅリッチ層６０を含むエピタキシャル
／ポリシリコン・ベース層５８を有している。基板は、
サブコレクタ領域５２，サブコレクタ・コンタクト５
７，分離領域５６を有している。本発明によれば、図１
４に示したように、分離領域は、酸化物層１０８および
窒化物層１０６によって保護されている。また、コレク
タ・コンタクト領域内の窒化物の下に酸化物層１０４が
存在する。図１４に示される構造は、当業者に周知の処
理方法を用いて作製される。したがって、処理方法に関
する説明は、ここでは行わない。
明の第２の方法に用いられる初期構造を示している。特
に、図１４に示す初期構造は、基板５４の表面上に形成
された埋め込みＧｅリッチ層６０を含むエピタキシャル
／ポリシリコン・ベース層５８を有している。基板は、
サブコレクタ領域５２，サブコレクタ・コンタクト５
７，分離領域５６を有している。本発明によれば、図１
４に示したように、分離領域は、酸化物層１０８および
窒化物層１０６によって保護されている。また、コレク
タ・コンタクト領域内の窒化物の下に酸化物層１０４が
存在する。図１４に示される構造は、当業者に周知の処
理方法を用いて作製される。したがって、処理方法に関
する説明は、ここでは行わない。
【００４４】コレクタ領域上には、マンドレル（ｍａｎ
ｄｒｅｌ）１１０が、粗く中心合わせされている。マン
ドレルは、酸化物層１１２，窒化シリコン層１１４，テ
トラエチルオルトシリケート（ＴＥＯＳ）層１１６から
形成されている。マンドレルは、前記層の各々を連続的
に付着することにより形成され、その後、付着されたマ
ンドレル層は、通常のリソグラフィおよびエッチングに
よって、パターニングされる。マンドレルを構成する個
々の層の厚さは、変更でき、本発明にとっては重要では
ない。
ｄｒｅｌ）１１０が、粗く中心合わせされている。マン
ドレルは、酸化物層１１２，窒化シリコン層１１４，テ
トラエチルオルトシリケート（ＴＥＯＳ）層１１６から
形成されている。マンドレルは、前記層の各々を連続的
に付着することにより形成され、その後、付着されたマ
ンドレル層は、通常のリソグラフィおよびエッチングに
よって、パターニングされる。マンドレルを構成する個
々の層の厚さは、変更でき、本発明にとっては重要では
ない。
【００４５】図１５は、構造上にその場ドープされたＰ
+ ポリシリコン層１１８の形成を示す。その場ドープト
層は、通常のプロセスによって形成され、少なくとも１
０００Åの厚さを典型的に有している。
+ ポリシリコン層１１８の形成を示す。その場ドープト
層は、通常のプロセスによって形成され、少なくとも１
０００Åの厚さを典型的に有している。
【００４６】図１６は、ＲＩＥプロセスを行って広いス
ーパースペーサ１２０を形成した後の構造を示す。本発
明のこの工程で用いられるＲＩＥプロセスは、酸化物上
のポリシリコンに対して選択的になるように構成されて
いる。
ーパースペーサ１２０を形成した後の構造を示す。本発
明のこの工程で用いられるＲＩＥプロセスは、酸化物上
のポリシリコンに対して選択的になるように構成されて
いる。
【００４７】図１７において、ＴＥＯＳ層１１６は、通
常のウェット・エッチング・プロセスを用いることによ
って、窒化物層１１４上で停止するようにして、選択的
にエッチングされて、構造内にトレンチ１１５を形成す
る。図１８は、約７００〜約１０００Åの厚さを有する
酸化物層１２２が、Ｐ+ ポリシリコン層上に形成された
後の構造を示している。この酸化物層は、高圧酸化処理
を用いることによって、典型的に形成される。
常のウェット・エッチング・プロセスを用いることによ
って、窒化物層１１４上で停止するようにして、選択的
にエッチングされて、構造内にトレンチ１１５を形成す
る。図１８は、約７００〜約１０００Åの厚さを有する
酸化物層１２２が、Ｐ+ ポリシリコン層上に形成された
後の構造を示している。この酸化物層は、高圧酸化処理
を用いることによって、典型的に形成される。
【００４８】図１９は、窒化シリコン層１２４を付着
し、この窒化シリコン層を、酸化物に対して選択的なス
ペーサＲＩＥプロセスによってエッチングして、構造上
に窒化物スペーサ１２４を形成する。本発明の第２の方
法のこの工程の間に、トレンチの底部にある窒化シリコ
ンが除去されることに留意すべきである。
し、この窒化シリコン層を、酸化物に対して選択的なス
ペーサＲＩＥプロセスによってエッチングして、構造上
に窒化物スペーサ１２４を形成する。本発明の第２の方
法のこの工程の間に、トレンチの底部にある窒化シリコ
ンが除去されることに留意すべきである。
【００４９】次に、トレンチ１１５の底部の酸化物層１
１２は、図１８において成長した酸化物を完全に除去す
ることなく、通常のウェット・エッチング・プロセスを
用いることによって除去され、図２０に示す構造を与え
る。図２１は、Ｎ+ （Ａｓ）ドープト・ポリシリコンよ
りなる厚い層１２６（１５００Å以上のオーダー）が付
着され、続いて薄い窒化シリコンのキャップ層１２８が
形成された後の構造を示す。
１２は、図１８において成長した酸化物を完全に除去す
ることなく、通常のウェット・エッチング・プロセスを
用いることによって除去され、図２０に示す構造を与え
る。図２１は、Ｎ+ （Ａｓ）ドープト・ポリシリコンよ
りなる厚い層１２６（１５００Å以上のオーダー）が付
着され、続いて薄い窒化シリコンのキャップ層１２８が
形成された後の構造を示す。
【００５０】図２２に示すように、図２１で形成された
窒化シリコン・キャップおよびＮ+ドープト・ポリシリ
コンの部分をエッチングすることによって、エミッタ領
域１３０が形成される。本発明の工程において用いられ
るエッチング工程は、上記材料に対して選択的であり、
図１８において成長した酸化物層上で停止する。
窒化シリコン・キャップおよびＮ+ドープト・ポリシリ
コンの部分をエッチングすることによって、エミッタ領
域１３０が形成される。本発明の工程において用いられ
るエッチング工程は、上記材料に対して選択的であり、
図１８において成長した酸化物層上で停止する。
【００５１】エミッタ領域１３０の形成に続いて、約２
００〜約５００Åの厚さを有する窒化シリコン層が、通
常の手段によって付着され、酸化物に対して選択的なＲ
ＩＥプロセスを実行して、エミッタ領域の露出表面に窒
化物スペーサ１３２を形成する。上記工程は、図２３に
示されている。
００〜約５００Åの厚さを有する窒化シリコン層が、通
常の手段によって付着され、酸化物に対して選択的なＲ
ＩＥプロセスを実行して、エミッタ領域の露出表面に窒
化物スペーサ１３２を形成する。上記工程は、図２３に
示されている。
【００５２】図２４は、酸化物層１２２の一部が、ＲＩ
Ｅのような通常のエッチング・プロセスを用いて除去さ
れた後の構造を示す。次に、図２５に示すように、フォ
トレジストを付着し、リソグラフィによってパターニン
グして、パターニングされたフォトレジスト１３４を与
える。その後、ＲＩＥプロセスを用いて、外部ベース領
域を画定する。続いて、短時間アニールを行う。短時間
アニールによって、エミッタ・ベースを形成し、エミッ
タにおいてドーパントを移動させる。
Ｅのような通常のエッチング・プロセスを用いて除去さ
れた後の構造を示す。次に、図２５に示すように、フォ
トレジストを付着し、リソグラフィによってパターニン
グして、パターニングされたフォトレジスト１３４を与
える。その後、ＲＩＥプロセスを用いて、外部ベース領
域を画定する。続いて、短時間アニールを行う。短時間
アニールによって、エミッタ・ベースを形成し、エミッ
タにおいてドーパントを移動させる。
【００５３】図２６は、通常のシリサイド・プロセスを
用いて、構造内にシリサイド領域１３６を形成した後の
構造を示す。
用いて、構造内にシリサイド領域１３６を形成した後の
構造を示す。
【００５４】本発明のバイポーラ・トランジスタ構造
は、このバイポーラ・トランジスタ構造を作製するの
に、いずれの方法が用いられるかとは関係なく、従来技
術による構造よりも低いコレクタ／ベース・キャパシタ
ンスを有し、およびペデスタル領域を高濃度にドープで
きるので、より高いｆt を有し、したがってより高いｆ
ma x を実現することができることを強調しておく。
は、このバイポーラ・トランジスタ構造を作製するの
に、いずれの方法が用いられるかとは関係なく、従来技
術による構造よりも低いコレクタ／ベース・キャパシタ
ンスを有し、およびペデスタル領域を高濃度にドープで
きるので、より高いｆt を有し、したがってより高いｆ
ma x を実現することができることを強調しておく。
【００５５】本発明は、また、組込まれた抵抗／キャパ
シタンス調整を有するバイポーラ接合トランジスタを提
供する。特に、本発明のバイポーラ接合トランジスタ
は、自己整合されたベース／エミッタ構造を有する。こ
のベース／エミッタ構造では、ベース抵抗は、可変厚さ
の拡散ソースによって独立に調整され、およびベース・
キャパシタンスは、拡散ソースの厚さと真性ベース・エ
ピタキシャル層の厚さとの組合わせにより、独立に変え
ることができる。
シタンス調整を有するバイポーラ接合トランジスタを提
供する。特に、本発明のバイポーラ接合トランジスタ
は、自己整合されたベース／エミッタ構造を有する。こ
のベース／エミッタ構造では、ベース抵抗は、可変厚さ
の拡散ソースによって独立に調整され、およびベース・
キャパシタンスは、拡散ソースの厚さと真性ベース・エ
ピタキシャル層の厚さとの組合わせにより、独立に変え
ることができる。
【００５６】Ｐ+ 拡散ソース（図１１の７２）と選択的
に打込まれたコレクタ（図３の６８）との間の外部ベー
ス／コレクタ・キャパシタンス（図３にキャパシタとし
て概略的に示される）を、エピタキシャル・ベース領域
（図３の層５８）を厚くする、またはＰ+ 拡散ソースか
らのＰ+ ドーパントの拡散を浅くすることによって、変
調することができる。これら２つの変数は独立に調整で
きるので、ベース／コレクタ・キャパシタンスを低減
し、デバイス性能を増大させることができる。
に打込まれたコレクタ（図３の６８）との間の外部ベー
ス／コレクタ・キャパシタンス（図３にキャパシタとし
て概略的に示される）を、エピタキシャル・ベース領域
（図３の層５８）を厚くする、またはＰ+ 拡散ソースか
らのＰ+ ドーパントの拡散を浅くすることによって、変
調することができる。これら２つの変数は独立に調整で
きるので、ベース／コレクタ・キャパシタンスを低減
し、デバイス性能を増大させることができる。
【００５７】大半の従来のＳｉＧｅプロセス・フローで
は、エピタキシャル・ベース領域の厚さは、本発明にお
けるようにベース／コレクタ・キャパシタンスを変調す
る能力を許容しない他のプロセスの拘束（選択エピタキ
シーのような）によって制限される。
は、エピタキシャル・ベース領域の厚さは、本発明にお
けるようにベース／コレクタ・キャパシタンスを変調す
る能力を許容しない他のプロセスの拘束（選択エピタキ
シーのような）によって制限される。
【００５８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）隆起外部ベースを有するエピタキシャル・ベース
・バイポーラ・トランジスタを製造する方法であって、
単結晶半導体基板上に、少なくともエピタキシャル・シ
リコン層を成長させる工程と、前記単結晶半導体基板の
表面に、隆起エミッタを形成する工程とを含み、前記隆
起エミッタは、少なくともその側壁に形成された絶縁材
料を有し、前記単結晶半導体基板の表面に、隆起外部ベ
ースを形成する工程を含み、前記隆起エミッタと隆起外
部ベースとは、前記絶縁材料によって絶縁され、前記隆
起エミッタおよび隆起外部ベースからドーパントを拡散
して、前記単結晶半導体基板内に、エミッタ拡散部およ
び外部ベース拡散部を与える工程を含み、前記エミッタ
拡散部は、エミッタ拡散接合深さを有し、前記エミッタ
拡散部は、前記単結晶半導体基板の表面にまで延び、前
記外部ベース拡散部は、前記単結晶半導体基板の表面に
まで延びる、方法。 （２）前記エピタキシャル・シリコン層は、さらに、そ
の表面に形成されたＧｅ層を含む、上記（１）に記載の
方法。 （３）前記エピタキシャル・シリコン層を成長する工程
の間に、ポリシリコン層を形成し、前記ポリシリコン層
は、前記エピタキシャル・シリコン層に隣接して形成さ
れる、上記（１）に記載の方法。 （４）前記ポリシリコン層は、前記半導体基板内に形成
された分離領域上に形成される、上記（３）に記載の方
法。 （５）前記エピタキシャル・シリコン層は、約５００〜
約３０００Åの厚さを有する、上記（１）に記載の方
法。 （６）前記絶縁材料は、少なくとも、酸化物、または酸
化物と窒化物との組合せを含む、上記（１）に記載の方
法。 （７）前記隆起エミッタは、前記絶縁体材料内にエミッ
タ開口を設け、前記エミッタ開口内に真性ポリシリコン
を付着し、前記付着された真性ポリシリコン上に酸化物
層または窒化物層を設けることによって形成される、上
記（１）に記載の方法。 （８）前記隆起エミッタは、その側壁に形成されたスペ
ースを有する、上記（１）に記載の方法。 （９）前記隆起外部ベースは、前記隆起エミッタを取り
囲むようにしてＰ+ ポリシリコン層を付着し、前記付着
されたポリシリコンをエッチングして画定することによ
って形成される、上記（１）に記載の方法。 （１０）前記Ｐ+ ポリシリコン層の付着は、温度が５５
０℃より低い低温化学蒸着付着プロセスによって行われ
る、上記（９）に記載の方法。 （１１）前記拡散工程は、短時間アニール・プロセスを
用いて行われる、上記（１）に記載の方法。 （１２）前記短時間アニール・プロセスは、約３０秒以
下の期間、約８５０℃以上の温度の不活性ガス内で行わ
れる上記（１１）に記載の方法。 （１３）エミッタ／ベースの表面高さの差は、前記エミ
ッタ拡散接合深さの２０％より小さい、上記（１）に記
載の方法。 （１４）前記隆起外部ベースを形成するときに、スーパ
ースペーサを用いる、上記（１）に記載の方法。 （１５）隆起外部ベースを有するエピタキシャル・ベー
ス・バイポーラ・トランジスタを製造する方法であっ
て、単結晶半導体基板上に、少なくともエピタキシャル
・シリコン層を成長させる工程と、前記単結晶半導体基
板の表面に、隆起外部ベースを形成する工程と、前記半
導体基板の表面に、隆起エミッタを形成する工程を含
み、前記隆起エミッタは、少なくともその側壁に形成さ
れた絶縁材料を有し、前記絶縁材料は、前記隆起外部ベ
ースを、前記隆起エミッタから電気的に絶縁し、前記隆
起エミッタおよび隆起外部ベースからドーパントを拡散
して、前記単結晶半導体基板内に、エミッタ拡散部およ
び外部ベース拡散部を与える工程を含み、前記エミッタ
拡散部は、エミッタ拡散接合深さを有し、前記エミッタ
拡散部は、前記単結晶半導体基板の表面にまで延び、前
記外部ベース拡散部は、前記単結晶半導体基板の表面に
まで延びる、方法。 （１６）前記エピタキシャル・シリコン層は、さらに、
その表面に形成されたＧｅ層を含む、上記（１５）に記
載の方法。 （１７）前記エピタキシャル・シリコン層を成長する工
程の間に、ポリシリコン層を形成し、前記ポリシリコン
層は、前記エピタキシャル・シリコン層に隣接して形成
される、上記（１５）に記載の方法。 （１８）前記ポリシリコン層は、前記半導体基板内に形
成された分離領域上に形成される、上記（１７）に記載
の方法。 （１９）前記隆起外部ベースは、マンドレル上に、その
場ドープトＰ+ ポリシリコン層を形成する工程と、前記
その場ドープトＰ+ ポリシリコン層から、スーパースペ
ーサを形成する工程とによって形成される、上記（１
５）に記載の方法。 （２０）前記隆起エミッタは、前記マンドレル内にトレ
ンチを形成する工程と、前記トレンチの露出された側壁
上に酸化物層を形成する工程と、前記トレンチ内の前記
酸化物層上に、窒化シリコン・スペーサを形成する工程
と、全体構造上に、Ｎ+ ドープト・ポリシリコンおよび
窒化物層を付着する工程と、前記Ｎ+ ドープト・ポリシ
リコンおよび前記窒化物層をパターニングして、前記隆
起エミッタを形成する工程とにより形成される、上記
（１９）に記載の方法。 （２１）前記拡散工程は、短時間アニール・プロセスを
用いて行われる、上記（１５）に記載の方法。 （２２）前記短時間アニール・プロセスは、約３０秒以
下の期間、約８５０℃以上の温度の不活性ガス内で行わ
れる上記（２１）に記載の方法。 （２３）エミッタ／ベースの表面高さの差は、前記エミ
ッタ接合深さの２０％より小さい、上記（１５）に記載
の方法。 （２４）隆起外部ベースを有するエピタキシャル・ベー
ス・バイポーラ・トランジスタであって、単結晶半導体
基板上のエピタキシャル・シリコン層と、前記半導体基
板の表面上の隆起エミッタと、前記半導体基板の表面上
の隆起外部ベースと、前記隆起エミッタと前記隆起外部
ベースとの間の、スペーサである絶縁体と、前記半導体
基板内に、エミッタ拡散部および外部ベース拡散部を与
えるための、前記隆起エミッタおよび前記隆起外部ベー
スからの拡散とを備え、前記エミッタ拡散部は、エミッ
タ拡散接合深さを有し、前記隆起エミッタは、前記半導
体基板の表面にまで延び、前記隆起外部ベースは、前記
半導体基板の表面にまで延び、エミッタ／ベースの表面
高さの差は、前記エミッタ拡散接合深さの２０％より小
さい、エピタキシャル・ベース・バイポーラ・トランジ
スタ。 （２５）前記隆起エミッタは、自己整合され、前記ベー
スに中心合わせされている、上記（２４）に記載のエピ
タキシャル・ベース・バイポーラ・トランジスタ。 （２６）自己整合されたベース／エミッタ構造を備え、
ベース抵抗は、可変厚さの拡散ソースによって独立に調
整され、ベース・キャパシタンスは、前記拡散ソースの
厚さと真性ベース・エピタキシャル層の厚さとの組合せ
により、独立して変えることのできる、バイポーラ接合
トランジスタ。 （２７）前記拡散ソースは、前記真性ベース・エピタキ
シャル層に接触している、上記（２６）に記載のバイポ
ーラ接合トランジスタ。 （２８）前記拡散ソースは、Ｐ+ ドープされている、上
記（２６）に記載のバイポーラ接合トランジスタ。 （２９）前記真性ベース・エピタキシャル層は、コレク
タ領域上に形成される、上記（２６）に記載のバイポー
ラ接合トランジスタ。 （３０）前記真性ベース・エピタキシャル層は、自己整
合され前記ベースに中心合わせされたエミッタを有する
隆起層である、上記（２６）に記載のバイポーラ接合ト
ランジスタ。
の事項を開示する。 （１）隆起外部ベースを有するエピタキシャル・ベース
・バイポーラ・トランジスタを製造する方法であって、
単結晶半導体基板上に、少なくともエピタキシャル・シ
リコン層を成長させる工程と、前記単結晶半導体基板の
表面に、隆起エミッタを形成する工程とを含み、前記隆
起エミッタは、少なくともその側壁に形成された絶縁材
料を有し、前記単結晶半導体基板の表面に、隆起外部ベ
ースを形成する工程を含み、前記隆起エミッタと隆起外
部ベースとは、前記絶縁材料によって絶縁され、前記隆
起エミッタおよび隆起外部ベースからドーパントを拡散
して、前記単結晶半導体基板内に、エミッタ拡散部およ
び外部ベース拡散部を与える工程を含み、前記エミッタ
拡散部は、エミッタ拡散接合深さを有し、前記エミッタ
拡散部は、前記単結晶半導体基板の表面にまで延び、前
記外部ベース拡散部は、前記単結晶半導体基板の表面に
まで延びる、方法。 （２）前記エピタキシャル・シリコン層は、さらに、そ
の表面に形成されたＧｅ層を含む、上記（１）に記載の
方法。 （３）前記エピタキシャル・シリコン層を成長する工程
の間に、ポリシリコン層を形成し、前記ポリシリコン層
は、前記エピタキシャル・シリコン層に隣接して形成さ
れる、上記（１）に記載の方法。 （４）前記ポリシリコン層は、前記半導体基板内に形成
された分離領域上に形成される、上記（３）に記載の方
法。 （５）前記エピタキシャル・シリコン層は、約５００〜
約３０００Åの厚さを有する、上記（１）に記載の方
法。 （６）前記絶縁材料は、少なくとも、酸化物、または酸
化物と窒化物との組合せを含む、上記（１）に記載の方
法。 （７）前記隆起エミッタは、前記絶縁体材料内にエミッ
タ開口を設け、前記エミッタ開口内に真性ポリシリコン
を付着し、前記付着された真性ポリシリコン上に酸化物
層または窒化物層を設けることによって形成される、上
記（１）に記載の方法。 （８）前記隆起エミッタは、その側壁に形成されたスペ
ースを有する、上記（１）に記載の方法。 （９）前記隆起外部ベースは、前記隆起エミッタを取り
囲むようにしてＰ+ ポリシリコン層を付着し、前記付着
されたポリシリコンをエッチングして画定することによ
って形成される、上記（１）に記載の方法。 （１０）前記Ｐ+ ポリシリコン層の付着は、温度が５５
０℃より低い低温化学蒸着付着プロセスによって行われ
る、上記（９）に記載の方法。 （１１）前記拡散工程は、短時間アニール・プロセスを
用いて行われる、上記（１）に記載の方法。 （１２）前記短時間アニール・プロセスは、約３０秒以
下の期間、約８５０℃以上の温度の不活性ガス内で行わ
れる上記（１１）に記載の方法。 （１３）エミッタ／ベースの表面高さの差は、前記エミ
ッタ拡散接合深さの２０％より小さい、上記（１）に記
載の方法。 （１４）前記隆起外部ベースを形成するときに、スーパ
ースペーサを用いる、上記（１）に記載の方法。 （１５）隆起外部ベースを有するエピタキシャル・ベー
ス・バイポーラ・トランジスタを製造する方法であっ
て、単結晶半導体基板上に、少なくともエピタキシャル
・シリコン層を成長させる工程と、前記単結晶半導体基
板の表面に、隆起外部ベースを形成する工程と、前記半
導体基板の表面に、隆起エミッタを形成する工程を含
み、前記隆起エミッタは、少なくともその側壁に形成さ
れた絶縁材料を有し、前記絶縁材料は、前記隆起外部ベ
ースを、前記隆起エミッタから電気的に絶縁し、前記隆
起エミッタおよび隆起外部ベースからドーパントを拡散
して、前記単結晶半導体基板内に、エミッタ拡散部およ
び外部ベース拡散部を与える工程を含み、前記エミッタ
拡散部は、エミッタ拡散接合深さを有し、前記エミッタ
拡散部は、前記単結晶半導体基板の表面にまで延び、前
記外部ベース拡散部は、前記単結晶半導体基板の表面に
まで延びる、方法。 （１６）前記エピタキシャル・シリコン層は、さらに、
その表面に形成されたＧｅ層を含む、上記（１５）に記
載の方法。 （１７）前記エピタキシャル・シリコン層を成長する工
程の間に、ポリシリコン層を形成し、前記ポリシリコン
層は、前記エピタキシャル・シリコン層に隣接して形成
される、上記（１５）に記載の方法。 （１８）前記ポリシリコン層は、前記半導体基板内に形
成された分離領域上に形成される、上記（１７）に記載
の方法。 （１９）前記隆起外部ベースは、マンドレル上に、その
場ドープトＰ+ ポリシリコン層を形成する工程と、前記
その場ドープトＰ+ ポリシリコン層から、スーパースペ
ーサを形成する工程とによって形成される、上記（１
５）に記載の方法。 （２０）前記隆起エミッタは、前記マンドレル内にトレ
ンチを形成する工程と、前記トレンチの露出された側壁
上に酸化物層を形成する工程と、前記トレンチ内の前記
酸化物層上に、窒化シリコン・スペーサを形成する工程
と、全体構造上に、Ｎ+ ドープト・ポリシリコンおよび
窒化物層を付着する工程と、前記Ｎ+ ドープト・ポリシ
リコンおよび前記窒化物層をパターニングして、前記隆
起エミッタを形成する工程とにより形成される、上記
（１９）に記載の方法。 （２１）前記拡散工程は、短時間アニール・プロセスを
用いて行われる、上記（１５）に記載の方法。 （２２）前記短時間アニール・プロセスは、約３０秒以
下の期間、約８５０℃以上の温度の不活性ガス内で行わ
れる上記（２１）に記載の方法。 （２３）エミッタ／ベースの表面高さの差は、前記エミ
ッタ接合深さの２０％より小さい、上記（１５）に記載
の方法。 （２４）隆起外部ベースを有するエピタキシャル・ベー
ス・バイポーラ・トランジスタであって、単結晶半導体
基板上のエピタキシャル・シリコン層と、前記半導体基
板の表面上の隆起エミッタと、前記半導体基板の表面上
の隆起外部ベースと、前記隆起エミッタと前記隆起外部
ベースとの間の、スペーサである絶縁体と、前記半導体
基板内に、エミッタ拡散部および外部ベース拡散部を与
えるための、前記隆起エミッタおよび前記隆起外部ベー
スからの拡散とを備え、前記エミッタ拡散部は、エミッ
タ拡散接合深さを有し、前記隆起エミッタは、前記半導
体基板の表面にまで延び、前記隆起外部ベースは、前記
半導体基板の表面にまで延び、エミッタ／ベースの表面
高さの差は、前記エミッタ拡散接合深さの２０％より小
さい、エピタキシャル・ベース・バイポーラ・トランジ
スタ。 （２５）前記隆起エミッタは、自己整合され、前記ベー
スに中心合わせされている、上記（２４）に記載のエピ
タキシャル・ベース・バイポーラ・トランジスタ。 （２６）自己整合されたベース／エミッタ構造を備え、
ベース抵抗は、可変厚さの拡散ソースによって独立に調
整され、ベース・キャパシタンスは、前記拡散ソースの
厚さと真性ベース・エピタキシャル層の厚さとの組合せ
により、独立して変えることのできる、バイポーラ接合
トランジスタ。 （２７）前記拡散ソースは、前記真性ベース・エピタキ
シャル層に接触している、上記（２６）に記載のバイポ
ーラ接合トランジスタ。 （２８）前記拡散ソースは、Ｐ+ ドープされている、上
記（２６）に記載のバイポーラ接合トランジスタ。 （２９）前記真性ベース・エピタキシャル層は、コレク
タ領域上に形成される、上記（２６）に記載のバイポー
ラ接合トランジスタ。 （３０）前記真性ベース・エピタキシャル層は、自己整
合され前記ベースに中心合わせされたエミッタを有する
隆起層である、上記（２６）に記載のバイポーラ接合ト
ランジスタ。
【図１】打込まれた外部ベース領域を有する従来技術の
シリコンゲルマニウム（ＳｉＧｅ）バイポーラ・デバイ
スの断面図である。
シリコンゲルマニウム（ＳｉＧｅ）バイポーラ・デバイ
スの断面図である。
【図２】図１のベース領域の上面図であり、（Ａ）はイ
オン打込みによる外部ベース領域を、（Ｂ）はイオン打
込みによらない外部ベース領域を示す。
オン打込みによる外部ベース領域を、（Ｂ）はイオン打
込みによらない外部ベース領域を示す。
【図３】本発明の第１の方法によって形成された本発明
のバイポーラ・トランジスタの断面図である。
のバイポーラ・トランジスタの断面図である。
【図４】図３のバイポーラ・トランジスタのベース領域
の上面図である。
の上面図である。
【図５】図３に示す構造を形成するのに用いられる本発
明の第１の方法の第１の実施例を説明する図である。
明の第１の方法の第１の実施例を説明する図である。
【図６】図３に示す構造を形成するのに用いられる本発
明の第１の方法の第１の実施例を説明する図である。
明の第１の方法の第１の実施例を説明する図である。
【図７】図３に示す構造を形成するのに用いられる本発
明の第１の方法の第１の実施例を説明する図である。
明の第１の方法の第１の実施例を説明する図である。
【図８】図３に示す構造を形成するのに用いられる本発
明の第１の方法の第１の実施例を説明する図である。
明の第１の方法の第１の実施例を説明する図である。
【図９】図３に示す構造を形成するのに用いられる本発
明の第１の方法の第１の実施例を説明する図である。
明の第１の方法の第１の実施例を説明する図である。
【図１０】図３に示す構造を形成するのに用いられる本
発明の第１の方法の第１の実施例を説明する図である。
発明の第１の方法の第１の実施例を説明する図である。
【図１１】図３に示す構造を形成するのに用いられる本
発明の第１の方法の第１の実施例を説明する図である。
発明の第１の方法の第１の実施例を説明する図である。
【図１２】本発明の第１の方法の第２の実施例を説明す
る図である。
る図である。
【図１３】本発明の第１の方法の第２の実施例を説明す
る図である。
る図である。
【図１４】本発明の第２の方法を説明する図である。
【図１５】本発明の第２の方法を説明する図である。
【図１６】本発明の第２の方法を説明する図である。
【図１７】本発明の第２の方法を説明する図である。
【図１８】本発明の第２の方法を説明する図である。
【図１９】本発明の第２の方法を説明する図である。
【図２０】本発明の第２の方法を説明する図である。
【図２１】本発明の第２の方法を説明する図である。
【図２２】本発明の第２の方法を説明する図である。
【図２３】本発明の第２の方法を説明する図である。
【図２４】本発明の第２の方法を説明する図である。
【図２５】本発明の第２の方法を説明する図である。
【図２６】本発明の第２の方法を説明する図である。
５０ デバイス ５２ サブコレクタ ５４ 単結晶半導体基板 ５６ 分離領域 ５７ サブコレクタ・コンタクト ５８ ベース領域 ５８ｉ 真性ベース領域 ５８ｅ 外部ベース領域 ５９，１０８，１１２，１２２ 酸化物層 ６０ Ｇｅリッチ層 ６１，１０６ 窒化物層 ６２ 絶縁体 ６４，１３０ エミッタ領域 ６５ キャップ層 ６６ 側壁スペーサ ６８ ペデスタル領域 ７０ Ｐ+ ポリシリコン膜 ７２ ポリシリコン膜 ８０，１２０ スーパースペーサ １１０ マンドレル １１４ 窒化シリコン層 １１６ ＴＥＯＳ層 １１８ Ｐ+ ポリシリコン層 １３２ 窒化物スペーサ １３４ フォトレジスト １３６ シリサイド領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムス・エス・ダン アメリカ合衆国 05465 バーモント州 ジェリコ オアー ロード 75 (72)発明者 デヴィッド・エル・ハラミー アメリカ合衆国 05452 バーモント州 エセックス ジャンクション シスル レ ーン ９ (72)発明者 ジェフリー・ビー・ジョンソン アメリカ合衆国 05452 バーモント州 エセックス ジャンクション ジュニパー リッジ ロード 15 (72)発明者 ロブ・エイ・ジョンソン アメリカ合衆国 05403 バーモント州 サウス バーリントン ツイン オークス テラス 113 (72)発明者 ルイス・ディー・ランゼロッティ アメリカ合衆国 05406 バーモント州 バーリントン ピーオーボックス 64883 （番地なし) (72)発明者 ステファン・エイ・エスティー・オンジュ アメリカ合衆国 05446 バーモント州 コルチェスター プア ファーム ロード 94 Ｆターム(参考） 5F003 AP05 BA27 BB02 BB08 BC08 BE90 BF06 BG06 BM01 BP31
Claims (30)
- 【請求項１】隆起外部ベースを有するエピタキシャル・
ベース・バイポーラ・トランジスタを製造する方法であ
って、 単結晶半導体基板上に、少なくともエピタキシャル・シ
リコン層を成長させる工程と、 前記単結晶半導体基板の表面に、隆起エミッタを形成す
る工程とを含み、前記隆起エミッタは、少なくともその
側壁に形成された絶縁材料を有し、 前記単結晶半導体基板の表面に、隆起外部ベースを形成
する工程を含み、前記隆起エミッタと隆起外部ベースと
は、前記絶縁材料によって絶縁され、 前記隆起エミッタおよび隆起外部ベースからドーパント
を拡散して、前記単結晶半導体基板内に、エミッタ拡散
部および外部ベース拡散部を与える工程を含み、前記エ
ミッタ拡散部は、エミッタ拡散接合深さを有し、前記エ
ミッタ拡散部は、前記単結晶半導体基板の表面にまで延
び、前記外部ベース拡散部は、前記単結晶半導体基板の
表面にまで延びる、方法。 - 【請求項２】前記エピタキシャル・シリコン層は、さら
に、その表面に形成されたＧｅ層を含む、請求項１に記
載の方法。 - 【請求項３】前記エピタキシャル・シリコン層を成長す
る工程の間に、ポリシリコン層を形成し、前記ポリシリ
コン層は、前記エピタキシャル・シリコン層に隣接して
形成される、請求項１に記載の方法。 - 【請求項４】前記ポリシリコン層は、前記半導体基板内
に形成された分離領域上に形成される、請求項３に記載
の方法。 - 【請求項５】前記エピタキシャル・シリコン層は、約５
００〜約３０００Åの厚さを有する、請求項１に記載の
方法。 - 【請求項６】前記絶縁材料は、少なくとも、酸化物、ま
たは酸化物と窒化物との組合せを含む、請求項１に記載
の方法。 - 【請求項７】前記隆起エミッタは、前記絶縁体材料内に
エミッタ開口を設け、前記エミッタ開口内に真性ポリシ
リコンを付着し、前記付着された真性ポリシリコン上に
酸化物層または窒化物層を設けることによって形成され
る、請求項１に記載の方法。 - 【請求項８】前記隆起エミッタは、その側壁に形成され
たスペースを有する、請求項１に記載の方法。 - 【請求項９】前記隆起外部ベースは、前記隆起エミッタ
を取り囲むようにしてＰ+ ポリシリコン層を付着し、前
記付着されたポリシリコンをエッチングして画定するこ
とによって形成される、請求項１に記載の方法。 - 【請求項１０】前記Ｐ+ ポリシリコン層の付着は、温度
が５５０℃より低い低温化学蒸着付着プロセスによって
行われる、請求項９に記載の方法。 - 【請求項１１】前記拡散工程は、短時間アニール・プロ
セスを用いて行われる、請求項１に記載の方法。 - 【請求項１２】前記短時間アニール・プロセスは、約３
０秒以下の期間、約８５０℃以上の温度の不活性ガス内
で行われる請求項１１に記載の方法。 - 【請求項１３】エミッタ／ベースの表面高さの差は、前
記エミッタ拡散接合深さの２０％より小さい、請求項１
に記載の方法。 - 【請求項１４】前記隆起外部ベースを形成するときに、
スーパースペーサを用いる、請求項１に記載の方法。 - 【請求項１５】隆起外部ベースを有するエピタキシャル
・ベース・バイポーラ・トランジスタを製造する方法で
あって、 単結晶半導体基板上に、少なくともエピタキシャル・シ
リコン層を成長させる工程と、 前記単結晶半導体基板の表面に、隆起外部ベースを形成
する工程と、 前記半導体基板の表面に、隆起エミッタを形成する工程
を含み、前記隆起エミッタは、少なくともその側壁に形
成された絶縁材料を有し、前記絶縁材料は、前記隆起外
部ベースを、前記隆起エミッタから電気的に絶縁し、 前記隆起エミッタおよび隆起外部ベースからドーパント
を拡散して、前記単結晶半導体基板内に、エミッタ拡散
部および外部ベース拡散部を与える工程を含み、前記エ
ミッタ拡散部は、エミッタ拡散接合深さを有し、前記エ
ミッタ拡散部は、前記単結晶半導体基板の表面にまで延
び、前記外部ベース拡散部は、前記単結晶半導体基板の
表面にまで延びる、方法。 - 【請求項１６】前記エピタキシャル・シリコン層は、さ
らに、その表面に形成されたＧｅ層を含む、請求項１５
に記載の方法。 - 【請求項１７】前記エピタキシャル・シリコン層を成長
する工程の間に、ポリシリコン層を形成し、前記ポリシ
リコン層は、前記エピタキシャル・シリコン層に隣接し
て形成される、請求項１５に記載の方法。 - 【請求項１８】前記ポリシリコン層は、前記半導体基板
内に形成された分離領域上に形成される、請求項１７に
記載の方法。 - 【請求項１９】前記隆起外部ベースは、マンドレル上
に、その場ドープトＰ+ ポリシリコン層を形成する工程
と、前記その場ドープトＰ+ ポリシリコン層から、スー
パースペーサを形成する工程とによって形成される、請
求項１５に記載の方法。 - 【請求項２０】前記隆起エミッタは、前記マンドレル内
にトレンチを形成する工程と、前記トレンチの露出され
た側壁上に酸化物層を形成する工程と、前記トレンチ内
の前記酸化物層上に、窒化シリコン・スペーサを形成す
る工程と、全体構造上に、Ｎ+ドープト・ポリシリコン
および窒化物層を付着する工程と、前記Ｎ+ ドープト・
ポリシリコンおよび前記窒化物層をパターニングして、
前記隆起エミッタを形成する工程とにより形成される、
請求項１９に記載の方法。 - 【請求項２１】前記拡散工程は、短時間アニール・プロ
セスを用いて行われる、請求項１５に記載の方法。 - 【請求項２２】前記短時間アニール・プロセスは、約３
０秒以下の期間、約８５０℃以上の温度の不活性ガス内
で行われる請求項２１に記載の方法。 - 【請求項２３】エミッタ／ベースの表面高さの差は、前
記エミッタ接合深さの２０％より小さい、請求項１５に
記載の方法。 - 【請求項２４】隆起外部ベースを有するエピタキシャル
・ベース・バイポーラ・トランジスタであって、 単結晶半導体基板上のエピタキシャル・シリコン層と、 前記半導体基板の表面上の隆起エミッタと、 前記半導体基板の表面上の隆起外部ベースと、 前記隆起エミッタと前記隆起外部ベースとの間の、スペ
ーサである絶縁体と、 前記半導体基板内に、エミッタ拡散部および外部ベース
拡散部を与えるための、前記隆起エミッタおよび前記隆
起外部ベースからの拡散とを備え、前記エミッタ拡散部
は、エミッタ拡散接合深さを有し、前記隆起エミッタ
は、前記半導体基板の表面にまで延び、前記隆起外部ベ
ースは、前記半導体基板の表面にまで延び、エミッタ／
ベースの表面高さの差は、前記エミッタ拡散接合深さの
２０％より小さい、エピタキシャル・ベース・バイポー
ラ・トランジスタ。 - 【請求項２５】前記隆起エミッタは、自己整合され、前
記ベースに中心合わせされている、請求項２４に記載の
エピタキシャル・ベース・バイポーラ・トランジスタ。 - 【請求項２６】自己整合されたベース／エミッタ構造を
備え、ベース抵抗は、可変厚さの拡散ソースによって独
立に調整され、ベース・キャパシタンスは、前記拡散ソ
ースの厚さと真性ベース・エピタキシャル層の厚さとの
組合せにより、独立して変えることのできる、バイポー
ラ接合トランジスタ。 - 【請求項２７】前記拡散ソースは、前記真性ベース・エ
ピタキシャル層に接触している、請求項２６に記載のバ
イポーラ接合トランジスタ。 - 【請求項２８】前記拡散ソースは、Ｐ+ ドープされてい
る、請求項２６に記載のバイポーラ接合トランジスタ。 - 【請求項２９】前記真性ベース・エピタキシャル層は、
コレクタ領域上に形成される、請求項２６に記載のバイ
ポーラ接合トランジスタ。 - 【請求項３０】前記真性ベース・エピタキシャル層は、
自己整合され前記ベースに中心合わせされたエミッタを
有する隆起層である、請求項２６に記載のバイポーラ接
合トランジスタ。
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