JPH07254611A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07254611A JPH07254611A JP6044367A JP4436794A JPH07254611A JP H07254611 A JPH07254611 A JP H07254611A JP 6044367 A JP6044367 A JP 6044367A JP 4436794 A JP4436794 A JP 4436794A JP H07254611 A JPH07254611 A JP H07254611A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
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Abstract
(57)【要約】
【目的】 エピタキシャル技術を用いたバイポーラトラ
ンジスタにおいて、リソグラフィ工程での合わせずれを
見込む必要と、ベース引き出し電極とのコンタクトを取
る必要をなくし、素子の微細化及びベース・コレクタ間
容量の低減をはかり得る半導体装置を提供すること。 【構成】 バイポーラトランジスタを構成する半導体装
置において、周囲が埋込み絶縁膜４で素子分離されたｎ
型コレクタ領域３と、埋込み絶縁膜４及びコレクタ領域
３上に形成されたｐ型ベース領域１２と、このベース領
域１２上に形成され、端部が埋込み絶縁膜４上に位置
し、且つ中央部にコレクタ領域３上に位置する開口１１
が設けられたエッチングストッパ膜９と、このエッチン
グストッパ膜９の開口１１に露出したベース領域１２の
部分に形成されたｎ型エミッタ領域１４とを具備してな
ることを特徴とする。
ンジスタにおいて、リソグラフィ工程での合わせずれを
見込む必要と、ベース引き出し電極とのコンタクトを取
る必要をなくし、素子の微細化及びベース・コレクタ間
容量の低減をはかり得る半導体装置を提供すること。 【構成】 バイポーラトランジスタを構成する半導体装
置において、周囲が埋込み絶縁膜４で素子分離されたｎ
型コレクタ領域３と、埋込み絶縁膜４及びコレクタ領域
３上に形成されたｐ型ベース領域１２と、このベース領
域１２上に形成され、端部が埋込み絶縁膜４上に位置
し、且つ中央部にコレクタ領域３上に位置する開口１１
が設けられたエッチングストッパ膜９と、このエッチン
グストッパ膜９の開口１１に露出したベース領域１２の
部分に形成されたｎ型エミッタ領域１４とを具備してな
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラＬＳＩを構
成する素子として用いるのに適した半導体装置及びその
製造方法に関する。
成する素子として用いるのに適した半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】近年、高速ＬＳＩを実現するため高速シ
リコンバイポーラ技術の開発が進められ、図５に示すよ
うに、選択エピタキシャル技術を用いた高性能のトラン
ジスタを形成する技術が提案されている。
リコンバイポーラ技術の開発が進められ、図５に示すよ
うに、選択エピタキシャル技術を用いた高性能のトラン
ジスタを形成する技術が提案されている。
【０００３】このようなトランジスタは、まず高濃度の
ｎ型埋め込み層を含むシリコン基板５０上にコレクタ領
域５１をエピタキシャル成長させ、さらに埋込み酸化膜
５２でコレクタ領域５１を絶縁分離する。次いで、選択
的なエピタキシャル技術を用いてコレクタ領域５１上の
みにベース領域５３となるシリコン単結晶を成長させ
る。
ｎ型埋め込み層を含むシリコン基板５０上にコレクタ領
域５１をエピタキシャル成長させ、さらに埋込み酸化膜
５２でコレクタ領域５１を絶縁分離する。次いで、選択
的なエピタキシャル技術を用いてコレクタ領域５１上の
みにベース領域５３となるシリコン単結晶を成長させ
る。
【０００４】次いで、窒化膜と酸化膜よりなる複合膜を
全面に堆積し、ベース領域５３上に所定のパターニング
を行い、エッチングストッパ膜５４を形成する。この
際、エッチングストッパ膜５４はコレクタ領域５１の内
側に形成され、リソグラフィ工程での合わせ余裕と外部
ベース引き出し領域とのコンタクトをとる必要から、距
離Ｘ1 が必要になる。
全面に堆積し、ベース領域５３上に所定のパターニング
を行い、エッチングストッパ膜５４を形成する。この
際、エッチングストッパ膜５４はコレクタ領域５１の内
側に形成され、リソグラフィ工程での合わせ余裕と外部
ベース引き出し領域とのコンタクトをとる必要から、距
離Ｘ1 が必要になる。
【０００５】次いで、ベース引き出し領域５５となる多
結晶シリコンを堆積しｐ型の不純物をイオン注入し、さ
らに酸化膜５６及び窒化膜５７をＣＶＤ法によって順次
堆積する。その後、エミッタ領域を形成するための開口
５８を開ける。その後、酸化膜をＣＶＤ法により堆積
し、異方性イオンエッチングを行ってサイドウォール・
スペーサ５９を形成する。次いで、エッチングストッパ
膜５４をウェット系のエッチングでベース領域５３にダ
メージを与えることなくエッチングし、開口６０を形成
する。
結晶シリコンを堆積しｐ型の不純物をイオン注入し、さ
らに酸化膜５６及び窒化膜５７をＣＶＤ法によって順次
堆積する。その後、エミッタ領域を形成するための開口
５８を開ける。その後、酸化膜をＣＶＤ法により堆積
し、異方性イオンエッチングを行ってサイドウォール・
スペーサ５９を形成する。次いで、エッチングストッパ
膜５４をウェット系のエッチングでベース領域５３にダ
メージを与えることなくエッチングし、開口６０を形成
する。
【０００６】次いで、多結晶シリコン６１を堆積し、ｎ
型の不純物をイオン注入し、熱処理を行って不純物を拡
散させ、ベース領域５３内にエミッタ領域６２を形成す
る。続いて、ｎ型不純物を含む多結晶シリコン６１を所
定の形状にパターンニングする。その後は、従来の技術
により金属電極の形成を行ってトランジスタを完成させ
る。
型の不純物をイオン注入し、熱処理を行って不純物を拡
散させ、ベース領域５３内にエミッタ領域６２を形成す
る。続いて、ｎ型不純物を含む多結晶シリコン６１を所
定の形状にパターンニングする。その後は、従来の技術
により金属電極の形成を行ってトランジスタを完成させ
る。
【０００７】このような方法で製造されたトランジスタ
では、非常に薄いベース層を形成できるので、従来のイ
オン注入や拡散技術で形成されるベース層を持つトラン
ジスタに比べて高い遮断周波数を得ることができる。
では、非常に薄いベース層を形成できるので、従来のイ
オン注入や拡散技術で形成されるベース層を持つトラン
ジスタに比べて高い遮断周波数を得ることができる。
【０００８】しかしながら、この種の構造と製造方法に
あっては次のような問題があった。即ち、トランジスタ
の活性領域であるコレクタ領域５１に対してエッチング
ストッパ膜５４をパターニングする際の距離Ｘ1 と、エ
ミッタ用の開口５８を設けるためのリソグラフィ工程で
合わせずれを見込む際の距離Ｘ2 とが必要である。この
（Ｘ1 ＋Ｘ2 ）が微細化の妨げとなり、結果としてベー
ス・コレクタ間容量とベース抵抗の低減が十分でなく、
全体的な回路パフォーマンスの低下の原因となってい
た。また、トランジスタとしてアクションするエミッタ
直下の領域に対して、それ以外の部分が大きく寄生成分
が大きくなっていた。
あっては次のような問題があった。即ち、トランジスタ
の活性領域であるコレクタ領域５１に対してエッチング
ストッパ膜５４をパターニングする際の距離Ｘ1 と、エ
ミッタ用の開口５８を設けるためのリソグラフィ工程で
合わせずれを見込む際の距離Ｘ2 とが必要である。この
（Ｘ1 ＋Ｘ2 ）が微細化の妨げとなり、結果としてベー
ス・コレクタ間容量とベース抵抗の低減が十分でなく、
全体的な回路パフォーマンスの低下の原因となってい
た。また、トランジスタとしてアクションするエミッタ
直下の領域に対して、それ以外の部分が大きく寄生成分
が大きくなっていた。
【０００９】
【発明が解決しようとする課題】このように従来、エピ
タキシャル技術を用いたバイポーラトランジスタにおい
ては、リソグラフィ工程での合わせずれと、外部ベース
引き出し電極とのコンタクトを取る必要から、距離（Ｘ
1 ＋Ｘ2 ）を見込む必要があり、これが素子の微細化を
妨げると共に、ベース・コレクタ間容量を増大させる要
因となっていた。
タキシャル技術を用いたバイポーラトランジスタにおい
ては、リソグラフィ工程での合わせずれと、外部ベース
引き出し電極とのコンタクトを取る必要から、距離（Ｘ
1 ＋Ｘ2 ）を見込む必要があり、これが素子の微細化を
妨げると共に、ベース・コレクタ間容量を増大させる要
因となっていた。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、エピタキシャル技術を
用いたバイポーラトランジスタにおいて、リソグラフィ
工程での合わせずれを見込む必要をなくし、素子の微細
化及びベース・コレクタ間容量の低減をはかり得る半導
体装置及びその製造方法を提供することにある。
ので、その目的とするところは、エピタキシャル技術を
用いたバイポーラトランジスタにおいて、リソグラフィ
工程での合わせずれを見込む必要をなくし、素子の微細
化及びベース・コレクタ間容量の低減をはかり得る半導
体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、バイポーラトランジスタを構成す
る半導体装置において、周囲が第１の絶縁膜で埋め込ま
れた第１導電型の第１の半導体領域と、これら第１の絶
縁膜及び第１の半導体領域上に形成された第２導電型の
第２の半導体領域と、この第２の半導体領域上に形成さ
れ、端部が第１の絶縁膜上に位置し、且つ中央部に第１
の半導体領域上に位置する開口が設けられた第２の絶縁
膜と、この第２の絶縁膜の開口に露出した第２の半導体
領域の部分に形成された第１導電型の第３の半導体領域
とを具備してなることを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、バイポーラトランジスタを構成す
る半導体装置において、周囲が第１の絶縁膜で埋め込ま
れた第１導電型の第１の半導体領域と、これら第１の絶
縁膜及び第１の半導体領域上に形成された第２導電型の
第２の半導体領域と、この第２の半導体領域上に形成さ
れ、端部が第１の絶縁膜上に位置し、且つ中央部に第１
の半導体領域上に位置する開口が設けられた第２の絶縁
膜と、この第２の絶縁膜の開口に露出した第２の半導体
領域の部分に形成された第１導電型の第３の半導体領域
とを具備してなることを特徴とする。
【００１２】また、本発明（請求項２）は、上記構成の
半導体装置の製造方法において、第１導電型のコレクタ
埋込み層を有する半導体基板上に第１導電型のコレクタ
領域を成長した後、このコレクタ領域を第１の絶縁膜
（埋込み絶縁膜）で絶縁分離し、次いで非選択エピタキ
シャル技術により絶縁分離されたコレクタ領域上に第２
導電型の単結晶シリコンを成長し、且つ埋込み絶縁膜上
に第２導電型の多結晶シリコンを成長してベース領域を
形成し、次いでこのベース領域上に第２の絶縁膜（エッ
チングストッパ膜）を形成し、該絶縁膜がコレクタ領域
上に位置し該絶縁膜の端部が埋込み絶縁膜上に位置する
形状にパターニングし、次いで第２の絶縁膜及びベース
領域上に第２導電型の多結晶シリコンからなるベース引
き出し領域を形成し、次いでこのベース引き出し領域の
コレクタ層上に位置する部分に第１の開口を形成し、次
いで第１の開口内に側壁絶縁膜を形成し、次いで第２の
絶縁膜の側壁絶縁膜で覆われていない部分をエッチング
除去し、次いで第２の絶縁膜を除去した領域に第１導電
型の不純物を含む多結晶シリコン堆積し、熱拡散により
第２の半導体領域内にエミッタ領域を形成するようにし
た方法である。
半導体装置の製造方法において、第１導電型のコレクタ
埋込み層を有する半導体基板上に第１導電型のコレクタ
領域を成長した後、このコレクタ領域を第１の絶縁膜
（埋込み絶縁膜）で絶縁分離し、次いで非選択エピタキ
シャル技術により絶縁分離されたコレクタ領域上に第２
導電型の単結晶シリコンを成長し、且つ埋込み絶縁膜上
に第２導電型の多結晶シリコンを成長してベース領域を
形成し、次いでこのベース領域上に第２の絶縁膜（エッ
チングストッパ膜）を形成し、該絶縁膜がコレクタ領域
上に位置し該絶縁膜の端部が埋込み絶縁膜上に位置する
形状にパターニングし、次いで第２の絶縁膜及びベース
領域上に第２導電型の多結晶シリコンからなるベース引
き出し領域を形成し、次いでこのベース引き出し領域の
コレクタ層上に位置する部分に第１の開口を形成し、次
いで第１の開口内に側壁絶縁膜を形成し、次いで第２の
絶縁膜の側壁絶縁膜で覆われていない部分をエッチング
除去し、次いで第２の絶縁膜を除去した領域に第１導電
型の不純物を含む多結晶シリコン堆積し、熱拡散により
第２の半導体領域内にエミッタ領域を形成するようにし
た方法である。
【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第２の絶縁膜が酸化膜或いは酸化膜と窒化膜との複
合膜であること。 (2) 第２の絶縁膜が第２導電型の第２の半導体領域を形
成する不純物と同型の不純物を含む酸化膜であること。 (3) 第２の半導体領域（ベース領域）が、単結晶半導体
層と多結晶半導体層からなり、その境界の少なくとも一
部が第２の絶縁膜の下に存在すること。 (4) 第１の半導体領域（コレクタ領域）の幅と第３の半
導体領域（エミッタ領域）の幅がほぼ等しいこと。 (5) 第２の半導体領域（ベース領域）と第２の絶縁膜の
少なくとも一部の上に、第２導電型の第４の半導体領域
（ベース引き出し領域）が形成されていること。 (6) 第４の半導体領域が高融点金属からなること。
は、次のものがあげられる。 (1) 第２の絶縁膜が酸化膜或いは酸化膜と窒化膜との複
合膜であること。 (2) 第２の絶縁膜が第２導電型の第２の半導体領域を形
成する不純物と同型の不純物を含む酸化膜であること。 (3) 第２の半導体領域（ベース領域）が、単結晶半導体
層と多結晶半導体層からなり、その境界の少なくとも一
部が第２の絶縁膜の下に存在すること。 (4) 第１の半導体領域（コレクタ領域）の幅と第３の半
導体領域（エミッタ領域）の幅がほぼ等しいこと。 (5) 第２の半導体領域（ベース領域）と第２の絶縁膜の
少なくとも一部の上に、第２導電型の第４の半導体領域
（ベース引き出し領域）が形成されていること。 (6) 第４の半導体領域が高融点金属からなること。
【００１４】
【作用】本発明においては、コレクタ領域を埋込み絶縁
膜（第１の絶縁膜）で絶縁分離しバイポーラトランジス
タの活性領域を形成する。その後、非選択的なエピタキ
シャル技術を用いて、コレクタ領域上にはシリコン単結
晶を成長し、埋込み絶縁膜上には多結晶シリコンを成長
しベース領域を形成する。その際、エピタキシャル成長
層にｐ型の不純物、例えばボロンをドープするためにジ
ボラン（Ｂ2 Ｈ6）を所定の圧力，温度，流量のもとで
流す。また、モノゲルマン（ＧｅＨ4 ）ガスを所定の圧
力，温度，流量で流してＳｉＧｅ層にすることも可能で
ある。
膜（第１の絶縁膜）で絶縁分離しバイポーラトランジス
タの活性領域を形成する。その後、非選択的なエピタキ
シャル技術を用いて、コレクタ領域上にはシリコン単結
晶を成長し、埋込み絶縁膜上には多結晶シリコンを成長
しベース領域を形成する。その際、エピタキシャル成長
層にｐ型の不純物、例えばボロンをドープするためにジ
ボラン（Ｂ2 Ｈ6）を所定の圧力，温度，流量のもとで
流す。また、モノゲルマン（ＧｅＨ4 ）ガスを所定の圧
力，温度，流量で流してＳｉＧｅ層にすることも可能で
ある。
【００１５】次いで、第２の絶縁膜を堆積し所定の形状
にパターニングする。この際、第２の絶縁膜の端は埋込
み絶縁膜上の多結晶シリコン上に達していることが必要
で、シリコンと大きなエッチング選択比がとれ、ウェッ
ト系のエッチングで除去される膜が望ましい。その後、
所定の膜厚の多結晶シリコンを堆積し、所定のドーズ量
だけｐ型の不純物、例えばボロンをイオン注入する。ボ
ロンのイオン注入の代わりに、ボロンが既にドープされ
た多結晶シリコンを堆積してもよい。このｐ型の不純物
が含まれる多結晶シリコンはベース引き出し領域とな
る。また、多結晶シリコンの代わりに高融点金属、例え
ばタングステンなどを堆積してもよい。その後、ＣＶＤ
法により酸化膜を堆積する。
にパターニングする。この際、第２の絶縁膜の端は埋込
み絶縁膜上の多結晶シリコン上に達していることが必要
で、シリコンと大きなエッチング選択比がとれ、ウェッ
ト系のエッチングで除去される膜が望ましい。その後、
所定の膜厚の多結晶シリコンを堆積し、所定のドーズ量
だけｐ型の不純物、例えばボロンをイオン注入する。ボ
ロンのイオン注入の代わりに、ボロンが既にドープされ
た多結晶シリコンを堆積してもよい。このｐ型の不純物
が含まれる多結晶シリコンはベース引き出し領域とな
る。また、多結晶シリコンの代わりに高融点金属、例え
ばタングステンなどを堆積してもよい。その後、ＣＶＤ
法により酸化膜を堆積する。
【００１６】次いで、活性領域上の酸化膜とベース引き
出し領域用の多結晶シリコンに開口を形成する。その
後、窒化膜を所定の厚さで堆積した後、反応性イオンエ
ッチングを行いサイドウォール・スペーサを形成する。
次いで、第２の絶縁膜の一部をエッチング除去し、エミ
ッタ拡散用の開口を開ける。次いで、多結晶シリコンを
堆積、ｎ型の不純物例えば砒素を所定のドーズ量だけイ
オン注入し、熱工程を加えてベース領域内にエミッタ領
域を形成する。
出し領域用の多結晶シリコンに開口を形成する。その
後、窒化膜を所定の厚さで堆積した後、反応性イオンエ
ッチングを行いサイドウォール・スペーサを形成する。
次いで、第２の絶縁膜の一部をエッチング除去し、エミ
ッタ拡散用の開口を開ける。次いで、多結晶シリコンを
堆積、ｎ型の不純物例えば砒素を所定のドーズ量だけイ
オン注入し、熱工程を加えてベース領域内にエミッタ領
域を形成する。
【００１７】ここで、多結晶シリコンの代わりに既にｎ
型の不純物を含んだ多結晶シリコンか、ｎ型の不純物を
ドープしたエピタキシャル層をエミッタ開口内に成長さ
せ、熱工程を加えてエミッタ領域を形成してもよい。そ
の後、多結晶シリコンを所定の形状にパターニングし、
金属電極を形成してバイポーラトランジスタのエミッタ
・ベース領域が形成される。
型の不純物を含んだ多結晶シリコンか、ｎ型の不純物を
ドープしたエピタキシャル層をエミッタ開口内に成長さ
せ、熱工程を加えてエミッタ領域を形成してもよい。そ
の後、多結晶シリコンを所定の形状にパターニングし、
金属電極を形成してバイポーラトランジスタのエミッタ
・ベース領域が形成される。
【００１８】このようにすることによって、従来の選択
的なエピタキシャル技術によって形成されたベースを持
つトランジスタで問題になっていたリソグラフィ工程の
際の合わせずれを見込む必要がなくなる。即ち、第２の
絶縁膜の端が素子分離用絶縁膜上に出ている様にするこ
とによって、素子分離用絶縁膜と第２の絶縁膜の合わせ
余裕を見込む必要がなくなり、合わせ余裕を見込むこと
による素子の微細化の制限がなくなる。さらに、非選択
エピタキシャル技術によってベース引き出し領域とのコ
ンタクトをとる領域を見込む必要がなくなる。従ってト
ランジスタ面積が大幅に縮小し、結果としてベース・コ
レクタ間容量が小さくなり、回路パフォーマンスが飛躍
的に向上する。
的なエピタキシャル技術によって形成されたベースを持
つトランジスタで問題になっていたリソグラフィ工程の
際の合わせずれを見込む必要がなくなる。即ち、第２の
絶縁膜の端が素子分離用絶縁膜上に出ている様にするこ
とによって、素子分離用絶縁膜と第２の絶縁膜の合わせ
余裕を見込む必要がなくなり、合わせ余裕を見込むこと
による素子の微細化の制限がなくなる。さらに、非選択
エピタキシャル技術によってベース引き出し領域とのコ
ンタクトをとる領域を見込む必要がなくなる。従ってト
ランジスタ面積が大幅に縮小し、結果としてベース・コ
レクタ間容量が小さくなり、回路パフォーマンスが飛躍
的に向上する。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるｎ
ｐｎ型バイポーラトランジスタの素子構造を説明するた
めのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ
−Ａ′断面図である。
する。 （実施例１）図１は、本発明の第１の実施例に係わるｎ
ｐｎ型バイポーラトランジスタの素子構造を説明するた
めのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ
−Ａ′断面図である。
【００２０】ｐ型シリコン基板１上に高濃度のｎ+ 型埋
め込み層２が形成され、その上にｎ型のコレクタ領域
（第１の半導体領域）３が形成されている。コレクタ領
域３はその側面を埋込み絶縁膜（第１の絶縁膜）４にて
囲まれ、これにより素子分離がなされている。コレクタ
領域３及び埋込み絶縁膜４上には、ｐ型のシリコン結晶
からなるベース領域（第２の半導体領域）１２が形成さ
れている。このとき、活性領域（コレクタ領域３上）上
は単結晶となり、埋込み絶縁膜４上では多結晶シリコン
となっている。ベース領域１２上にはエッチングストッ
パ膜（第２の絶縁膜）９が形成されている。このエッチ
ングストッパ膜９は、コレクタ領域３の真上に位置する
ように形成され、その端部は埋込み絶縁膜４まで延在し
ている。
め込み層２が形成され、その上にｎ型のコレクタ領域
（第１の半導体領域）３が形成されている。コレクタ領
域３はその側面を埋込み絶縁膜（第１の絶縁膜）４にて
囲まれ、これにより素子分離がなされている。コレクタ
領域３及び埋込み絶縁膜４上には、ｐ型のシリコン結晶
からなるベース領域（第２の半導体領域）１２が形成さ
れている。このとき、活性領域（コレクタ領域３上）上
は単結晶となり、埋込み絶縁膜４上では多結晶シリコン
となっている。ベース領域１２上にはエッチングストッ
パ膜（第２の絶縁膜）９が形成されている。このエッチ
ングストッパ膜９は、コレクタ領域３の真上に位置する
ように形成され、その端部は埋込み絶縁膜４まで延在し
ている。
【００２１】ベース領域１２及びエッチングストッパ膜
９上には、ｐ型の多結晶シリコンからなるベース引き出
し領域５が形成され、その上には酸化膜６及び窒化膜７
が形成されている。ベース引き出し領域５，酸化膜６，
窒化膜７のエッチングストッパ９上に位置する部分は第
１の開口８が設けられ、この開口８の側壁にサイドウォ
ール・スペーサ（側壁絶縁膜）１０が形成されている。
また、エッチングストッパ膜９の中央部が除去され、エ
ミッタの形成される第２の開口１１が形成されている。
そして、開口８，１１内を埋め込むように、多結晶シリ
コン膜１３が形成され、この多結晶シリコン膜１３から
の拡散により、ベース領域１２内にｎ型エミッタ領域
（第３の半導体領域）１４が形成されている。
９上には、ｐ型の多結晶シリコンからなるベース引き出
し領域５が形成され、その上には酸化膜６及び窒化膜７
が形成されている。ベース引き出し領域５，酸化膜６，
窒化膜７のエッチングストッパ９上に位置する部分は第
１の開口８が設けられ、この開口８の側壁にサイドウォ
ール・スペーサ（側壁絶縁膜）１０が形成されている。
また、エッチングストッパ膜９の中央部が除去され、エ
ミッタの形成される第２の開口１１が形成されている。
そして、開口８，１１内を埋め込むように、多結晶シリ
コン膜１３が形成され、この多結晶シリコン膜１３から
の拡散により、ベース領域１２内にｎ型エミッタ領域
（第３の半導体領域）１４が形成されている。
【００２２】なお、図中の１５はベース電極、１６はコ
レクタ電極、１７は絶縁膜を示している。次に、本実施
例素子の製造方法について、図２及び図３を参照して説
明する。まず、図２（ａ）に示すように、ｐ型シリコン
基板１上に通常の拡散技術を用いて高濃度のｎ+ 型埋め
込み層２を形成し、さらにその上にｎ型のコレクタ領域
３をエピタキシャル成長させる。その後、埋込み絶縁膜
４を用いてバイポーラトランジスタの活性領域を絶縁分
離する。この埋込み絶縁膜４の形成には、コレクタ領域
３の周辺をエッチングして素子分離溝を設け、この溝内
を埋め込むように埋込み絶縁膜４を堆積し、エッチバッ
クして平坦化すればよい。
レクタ電極、１７は絶縁膜を示している。次に、本実施
例素子の製造方法について、図２及び図３を参照して説
明する。まず、図２（ａ）に示すように、ｐ型シリコン
基板１上に通常の拡散技術を用いて高濃度のｎ+ 型埋め
込み層２を形成し、さらにその上にｎ型のコレクタ領域
３をエピタキシャル成長させる。その後、埋込み絶縁膜
４を用いてバイポーラトランジスタの活性領域を絶縁分
離する。この埋込み絶縁膜４の形成には、コレクタ領域
３の周辺をエッチングして素子分離溝を設け、この溝内
を埋め込むように埋込み絶縁膜４を堆積し、エッチバッ
クして平坦化すればよい。
【００２３】次いで、図２（ｂ）に示すように、非選択
エピタキシャル技術によってシリコン結晶を成長させて
ベース領域１２を形成する。このとき、活性領域（コレ
クタ領域３上）上には単結晶が成長し、埋込み絶縁膜４
上には多結晶シリコンが成長する。この際、所定の圧
力，温度，ガス流量で例えばジボラン（Ｂ2 Ｈ6 ）を混
入させ、エピタキシャル層を成長させながらｐ型にドー
プする。さらに、例えばモノゲルマン（ＧｅＨ4 ）を所
定の圧力、温度、ガス流量で加えてやればＳｉＧｅ層を
形成することも可能である。
エピタキシャル技術によってシリコン結晶を成長させて
ベース領域１２を形成する。このとき、活性領域（コレ
クタ領域３上）上には単結晶が成長し、埋込み絶縁膜４
上には多結晶シリコンが成長する。この際、所定の圧
力，温度，ガス流量で例えばジボラン（Ｂ2 Ｈ6 ）を混
入させ、エピタキシャル層を成長させながらｐ型にドー
プする。さらに、例えばモノゲルマン（ＧｅＨ4 ）を所
定の圧力、温度、ガス流量で加えてやればＳｉＧｅ層を
形成することも可能である。
【００２４】次いで、図２（ｃ）に示すように、ベース
領域１２上に絶縁膜を堆積し、所定の形状にパターニン
グしてエッチングストッパ膜９を形成する。なお、この
エッチングストッパ膜９の端は埋込み絶縁膜４上に達し
ている。つまり、図に示すように、エッチングストッパ
膜９の端と埋込み絶縁膜４の端とには距離Ｙが存在す
る。このエッチングストッパ膜９は、サイドウォール・
スペーサの材料と大きなエッチング選択比がとれ、下地
ベース領域１２にダメージを与えないためウェット系の
エッチングで除去される膜が望ましい。具体的には、酸
化膜或いは酸化膜と窒化膜との複合膜を用いればよい。
領域１２上に絶縁膜を堆積し、所定の形状にパターニン
グしてエッチングストッパ膜９を形成する。なお、この
エッチングストッパ膜９の端は埋込み絶縁膜４上に達し
ている。つまり、図に示すように、エッチングストッパ
膜９の端と埋込み絶縁膜４の端とには距離Ｙが存在す
る。このエッチングストッパ膜９は、サイドウォール・
スペーサの材料と大きなエッチング選択比がとれ、下地
ベース領域１２にダメージを与えないためウェット系の
エッチングで除去される膜が望ましい。具体的には、酸
化膜或いは酸化膜と窒化膜との複合膜を用いればよい。
【００２５】次いで、図２（ｄ）に示すように、所定の
膜厚の多結晶シリコンをＣＶＤ法により堆積し、ｐ型の
不純物例えばボロンをイオン注入してベース引き出し領
域５を形成する。なお、このボロンイオン注入の代わり
にボロンが既にドープされた多結晶シリコンを堆積して
もよい。また、高融点金属例えばタングステンなどを堆
積してもよい。その後、所定の膜厚の酸化膜６及び窒化
膜７を順次ＣＶＤ法によって堆積する。
膜厚の多結晶シリコンをＣＶＤ法により堆積し、ｐ型の
不純物例えばボロンをイオン注入してベース引き出し領
域５を形成する。なお、このボロンイオン注入の代わり
にボロンが既にドープされた多結晶シリコンを堆積して
もよい。また、高融点金属例えばタングステンなどを堆
積してもよい。その後、所定の膜厚の酸化膜６及び窒化
膜７を順次ＣＶＤ法によって堆積する。
【００２６】次いで、図３（ａ）に示すように、所定の
フォトリソグラフィ工程を行って、窒化膜７，酸化膜６
及びベース引き出し領域５のエッチングストッパ膜９上
に位置する部分に第１の開口８を形成する。続いて、図
３（ｂ）に示すように、絶縁物を所定の厚さで堆積し、
反応性イオンエッチングでエッチングすることによって
サイドウォール・スペーサ１０を形成する。その後、図
３（ｃ）に示すように、選択的にエッチングストッパ膜
９を除去して、エミッタの形成される第２の開口１１を
形成する。
フォトリソグラフィ工程を行って、窒化膜７，酸化膜６
及びベース引き出し領域５のエッチングストッパ膜９上
に位置する部分に第１の開口８を形成する。続いて、図
３（ｂ）に示すように、絶縁物を所定の厚さで堆積し、
反応性イオンエッチングでエッチングすることによって
サイドウォール・スペーサ１０を形成する。その後、図
３（ｃ）に示すように、選択的にエッチングストッパ膜
９を除去して、エミッタの形成される第２の開口１１を
形成する。
【００２７】次いで、図３（ｄ）に示すように、全面に
多結晶シリコン膜１３を堆積し、砒素をイオン注入後、
熱工程を加えてベース領域１２内に砒素を拡散させ、エ
ミッタ領域１４を形成する。なお、ここで砒素をイオン
注入する代わりに多結晶シリコン膜１３を既に砒素がド
ープされた多結晶シリコンにすることも可能である。ま
た、多結晶シリコンの代わりに砒素のドープされたシリ
コン結晶をエピタキシャル成長させてもよい。また、砒
素の代わりにｎ型の不純物を用いることができ、例えば
燐でもよい。
多結晶シリコン膜１３を堆積し、砒素をイオン注入後、
熱工程を加えてベース領域１２内に砒素を拡散させ、エ
ミッタ領域１４を形成する。なお、ここで砒素をイオン
注入する代わりに多結晶シリコン膜１３を既に砒素がド
ープされた多結晶シリコンにすることも可能である。ま
た、多結晶シリコンの代わりに砒素のドープされたシリ
コン結晶をエピタキシャル成長させてもよい。また、砒
素の代わりにｎ型の不純物を用いることができ、例えば
燐でもよい。
【００２８】その後は、従来の技術により所定の金属電
極を形成して、バイポーラトランジスタのエミッタ・ベ
ース領域が形成される。なお、これらの図面では示され
ていないコレクタに関しては従来のバイポーラトランジ
スタが有するようにコレクタ電極は埋込み絶縁膜４のエ
ミッタ・ベース形成領域と反対側に形成され、ｎ+ 型埋
め込み層２を介してコレクタ領域３と結合される。
極を形成して、バイポーラトランジスタのエミッタ・ベ
ース領域が形成される。なお、これらの図面では示され
ていないコレクタに関しては従来のバイポーラトランジ
スタが有するようにコレクタ電極は埋込み絶縁膜４のエ
ミッタ・ベース形成領域と反対側に形成され、ｎ+ 型埋
め込み層２を介してコレクタ領域３と結合される。
【００２９】このように本実施例によれば、従来の選択
的なエピタキシャル技術によって形成されたベースを持
つトランジスタで問題になっていたリソグラフィ工程際
の合わせずれを見込むことによる素子の微細化の制限が
なくなる。また、非選択エピタキシャル技術によってベ
ース引き出し領域５とのコンタクトをとる領域を見込む
必要もなくなる。
的なエピタキシャル技術によって形成されたベースを持
つトランジスタで問題になっていたリソグラフィ工程際
の合わせずれを見込むことによる素子の微細化の制限が
なくなる。また、非選択エピタキシャル技術によってベ
ース引き出し領域５とのコンタクトをとる領域を見込む
必要もなくなる。
【００３０】即ち、従来はエミッタ領域１４の大きさに
対して、リソグラフィの合わせ余裕とベース引き出し電
極とのコンタクトを取る必要から、距離（Ｘ1 ＋Ｘ2 ）
を見込んでコレクタ領域３を大きくせざるを得なかった
が、本実施例ではエッチングストッパ膜９の端が埋込み
絶縁膜４上に出ているようにすることによって、合わせ
余裕（Ｘ1 ＋Ｘ2 ）を見込む必要がなくなり、コレクタ
領域３をエミッタ領域１４と略同じ大きさに形成するこ
とができる。これは、非選択エピタキシャルによりコレ
クタ領域３上のみではなく埋込み絶縁膜４上にもシリコ
ン結晶を成長しているためである。
対して、リソグラフィの合わせ余裕とベース引き出し電
極とのコンタクトを取る必要から、距離（Ｘ1 ＋Ｘ2 ）
を見込んでコレクタ領域３を大きくせざるを得なかった
が、本実施例ではエッチングストッパ膜９の端が埋込み
絶縁膜４上に出ているようにすることによって、合わせ
余裕（Ｘ1 ＋Ｘ2 ）を見込む必要がなくなり、コレクタ
領域３をエミッタ領域１４と略同じ大きさに形成するこ
とができる。これは、非選択エピタキシャルによりコレ
クタ領域３上のみではなく埋込み絶縁膜４上にもシリコ
ン結晶を成長しているためである。
【００３１】従って、トランジスタ面積が大幅に縮小
し、その結果としてベース・コレクタ間容量が小さくな
り、回路パフォーマンスが飛躍的に向上する。 （実施例２）図４は、本発明の第２の実施例に係わるｎ
ｐｎ型バイポーラトランジスタの素子構造を示す断面図
である。なお、図１と同一部分には同一符号を付して、
その詳しい説明は省略する。
し、その結果としてベース・コレクタ間容量が小さくな
り、回路パフォーマンスが飛躍的に向上する。 （実施例２）図４は、本発明の第２の実施例に係わるｎ
ｐｎ型バイポーラトランジスタの素子構造を示す断面図
である。なお、図１と同一部分には同一符号を付して、
その詳しい説明は省略する。
【００３２】第１の実施例では、図４（ａ）に示すよう
に、エッチングストッパ膜９の直下４１のベース抵抗が
増大する可能性がある。そこで本実施例では、図４
（ｂ）に示すように、エッチングストッパ膜４９として
ベースを形成する不純物と同型の不純物を含む酸化膜を
用い、熱工程を加えることによって、領域４１の不純物
濃度を選択的に増加させている。これにより、ベース抵
抗の上昇を抑えることができ、さらに回路パフォーマン
スが向上する。
に、エッチングストッパ膜９の直下４１のベース抵抗が
増大する可能性がある。そこで本実施例では、図４
（ｂ）に示すように、エッチングストッパ膜４９として
ベースを形成する不純物と同型の不純物を含む酸化膜を
用い、熱工程を加えることによって、領域４１の不純物
濃度を選択的に増加させている。これにより、ベース抵
抗の上昇を抑えることができ、さらに回路パフォーマン
スが向上する。
【００３３】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例ではｎｐｎ型バ
イポーラトランジスタについて説明したが、ｐｎｐ型バ
イポーラトランジスタにも同様に適用できるのは勿論の
ことである。また、各部の材料及び膜厚等の条件は、使
用に応じて適宜変更可能である。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例ではｎｐｎ型バ
イポーラトランジスタについて説明したが、ｐｎｐ型バ
イポーラトランジスタにも同様に適用できるのは勿論の
ことである。また、各部の材料及び膜厚等の条件は、使
用に応じて適宜変更可能である。
【００３４】
【発明の効果】以上詳述したように本発明によれば、非
選択エピタキシャル技術によりベース領域を形成するこ
と、さらに第２の絶縁膜の端を素子分離絶縁膜上に出て
いるようにすることにより、従来の選択的なエピタキシ
ャル技術によって形成されたベースを持つトランジスタ
で問題になっていたリソグラフィ工程際の合わせずれを
見込むことと、ベース引き出し電極とのコンタクトを取
ることによる素子の微細化の制限がなくなり、素子の微
細化及びベース・コレクタ間容量の低減をはかり得る半
導体装置及びその製造方法を実現することが可能とな
る。
選択エピタキシャル技術によりベース領域を形成するこ
と、さらに第２の絶縁膜の端を素子分離絶縁膜上に出て
いるようにすることにより、従来の選択的なエピタキシ
ャル技術によって形成されたベースを持つトランジスタ
で問題になっていたリソグラフィ工程際の合わせずれを
見込むことと、ベース引き出し電極とのコンタクトを取
ることによる素子の微細化の制限がなくなり、素子の微
細化及びベース・コレクタ間容量の低減をはかり得る半
導体装置及びその製造方法を実現することが可能とな
る。
【図１】第１の実施例に係わるｎｐｎ型バイポーラトラ
ンジスタの素子構造を示す平面図と断面図。
ンジスタの素子構造を示す平面図と断面図。
【図２】第１の実施例におけるトランジスタの製造工程
の前半を示す断面図。
の前半を示す断面図。
【図３】第１の実施例におけるトランジスタの製造工程
の後半を示す断面図。
の後半を示す断面図。
【図４】第２の実施例に係わるｎｐｎ型バイポーラトラ
ンジスタの素子構造を示す断面図。
ンジスタの素子構造を示す断面図。
【図５】従来のｎｐｎ型バイポーラトランジスタの素子
構造を示す断面図。
構造を示す断面図。
１…ｐ型シリコン基板 ２…ｎ+ 型埋め込み層（コレクタ層） ３…ｎ型コレクタ領域（第１の半導体領域） ４…埋込み絶縁膜（第１の絶縁膜） ５…ベース引出し領域 ６…酸化膜 ７…窒化膜 ８…第１の開口 ９…エッチングストッパ膜（第２の絶縁膜） １０…サイドウォール・スペーサ（側壁絶縁膜） １１…第２の開口 １２…ｐ型ベース領域（第２の半導体領域） １３…多結晶シリコン膜 １４…ｎ型エミッタ領域（第３の半導体領域） １５…ベース電極 １６…コレクタ電極
Claims (2)
- 【請求項１】周囲が第１の絶縁膜で埋め込まれた第１導
電型の第１の半導体領域と、これら第１の絶縁膜及び第
１の半導体領域上に形成された第２導電型の第２の半導
体領域と、この第２の半導体領域上に形成され、端部が
第１の絶縁膜上に位置し、且つ中央部に第１の半導体領
域上に位置する開口が設けられた第２の絶縁膜と、この
第２の絶縁膜の開口に露出した第２の半導体領域の部分
に形成された第１導電型の第３の半導体領域とを具備し
てなることを特徴とする半導体装置。 - 【請求項２】第１導電型のコレクタ埋込み層を有する半
導体基板上に第１導電型のコレクタ領域を成長する工程
と、前記コレクタ領域を第１の絶縁膜で埋込み絶縁分離
する工程と、非選択エピタキシャル技術により前記絶縁
分離されたコレクタ領域上に第２導電型の単結晶シリコ
ンを成長し、且つ第１の絶縁膜上に第２導電型の多結晶
シリコンを成長してベース領域を形成する工程と、前記
ベース領域上に第２の絶縁膜を形成し、該絶縁膜が前記
コレクタ領域上に位置し該絶縁膜の端部が第１の絶縁膜
上に位置する形状にパターニングする工程と、第１の絶
縁膜及びベース領域上に第２導電型の多結晶シリコンか
らなるベース引き出し領域を形成する工程と、前記ベー
ス引き出し領域の前記コレクタ領域上に位置する部分に
第１の開口を形成する工程と、第１の開口内に側壁絶縁
膜を形成する工程と、第２の絶縁膜の前記側壁絶縁膜で
覆われていない部分をエッチング除去する工程と、第２
の絶縁膜を除去した領域に第１導電型の不純物を含む多
結晶シリコン堆積し、熱拡散により第２の半導体領域内
にエミッタ領域を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04436794A JP3172031B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
| US08/399,659 US5604374A (en) | 1994-03-15 | 1995-03-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04436794A JP3172031B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254611A true JPH07254611A (ja) | 1995-10-03 |
| JP3172031B2 JP3172031B2 (ja) | 2001-06-04 |
Family
ID=12689551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04436794A Expired - Fee Related JP3172031B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5604374A (ja) |
| JP (1) | JP3172031B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642569B2 (en) | 2004-02-27 | 2010-01-05 | International Business Machines Corporation | Transistor structure with minimized parasitics and method of fabricating the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3282172B2 (ja) * | 1994-07-29 | 2002-05-13 | ソニー株式会社 | ＢｉＭＯＳ半導体装置の製造方法 |
| DE19842106A1 (de) | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845787A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845789A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845793A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| US6118171A (en) * | 1998-12-21 | 2000-09-12 | Motorola, Inc. | Semiconductor device having a pedestal structure and method of making |
| US6911395B1 (en) * | 1999-09-23 | 2005-06-28 | Cypress Semiconductor Corporation | Method of making borderless contacts in an integrated circuit |
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