JPH02151037A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02151037A JPH02151037A JP30390988A JP30390988A JPH02151037A JP H02151037 A JPH02151037 A JP H02151037A JP 30390988 A JP30390988 A JP 30390988A JP 30390988 A JP30390988 A JP 30390988A JP H02151037 A JPH02151037 A JP H02151037A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製造方法、特に集積度、動作速
度の向上を図ったバイポーラトランジスタの製造方法に
関し、 ベース引き出し電極を低抵抗化でき、微細なエミッタ領
域をセルファラインに形成でき、動作速度を向上できる
半導体装置の製造方法を提供することを目的とし、 バイポーラトランジスタの製造において、シリコン基板
上に第１の絶縁膜で素子分離したベース領域を形成する
工程と、前記シリコン基板上に該基板と反対極性の第１
の導電型シリコンエピタキシャル層を形成する工程と、
前記ベース領域の一部を第２の絶縁膜で覆いエミッタ形
成領域を覆う工程と、第２の導電型シリコンエピタキシ
ャル層を前記第２の絶縁膜を横方向から覆うよう成長さ
せる工程と、前記第２の導電型シリコンエピタキシャル
層の一部を第３の絶縁膜に形成する工程と、前記第３の
絶縁膜をマスクにして第２の絶縁膜をエツチングする工
程とを含むことを特徴とする半導体装置の製造方法を含
み構成する。
度の向上を図ったバイポーラトランジスタの製造方法に
関し、 ベース引き出し電極を低抵抗化でき、微細なエミッタ領
域をセルファラインに形成でき、動作速度を向上できる
半導体装置の製造方法を提供することを目的とし、 バイポーラトランジスタの製造において、シリコン基板
上に第１の絶縁膜で素子分離したベース領域を形成する
工程と、前記シリコン基板上に該基板と反対極性の第１
の導電型シリコンエピタキシャル層を形成する工程と、
前記ベース領域の一部を第２の絶縁膜で覆いエミッタ形
成領域を覆う工程と、第２の導電型シリコンエピタキシ
ャル層を前記第２の絶縁膜を横方向から覆うよう成長さ
せる工程と、前記第２の導電型シリコンエピタキシャル
層の一部を第３の絶縁膜に形成する工程と、前記第３の
絶縁膜をマスクにして第２の絶縁膜をエツチングする工
程とを含むことを特徴とする半導体装置の製造方法を含
み構成する。
本発明は、半導体装置の製造方法、特に集積度、動作速
度の向上を図ったバイポーラトランジスタの製造方法に
関する。
度の向上を図ったバイポーラトランジスタの製造方法に
関する。
〔従来の技術］
近年のバイポーラトランジスタの高速化及び高集積化に
伴って、シリコンのエピタキシャル成長膜を利用してベ
ース活性層及びベース引き出し電極を一体化形成するバ
イポーラトランジスタが提供されている。このバイポー
ラトランジスタにおいては、ベース活性層の形成にイオ
ン注入技術を含む拡散法による従来技術に対しては、浅
いベース層を形成する点で非常に有効である。
伴って、シリコンのエピタキシャル成長膜を利用してベ
ース活性層及びベース引き出し電極を一体化形成するバ
イポーラトランジスタが提供されている。このバイポー
ラトランジスタにおいては、ベース活性層の形成にイオ
ン注入技術を含む拡散法による従来技術に対しては、浅
いベース層を形成する点で非常に有効である。
第２図は従来例のバイポーラトランジスタの断面図であ
る。同図において、２１はｎ型シリコン基板、２２はフ
ィールド酸化膜、２３はｎ型シリコン基板２１及びフィ
ールド酸化膜２２上に成長したｐ型シリコンエピタキシ
ャルＮ（ｎ型シリコン基板２１上にはシリコン単結晶層
、フィールド酸化膜２２上にはポリシリコン層が成長）
、２４は化学気相成長法（ＣＶＤ法）により堆積した酸
化シリコン膜などの絶縁膜、２５はエミッタ電極用のポ
リシリコン膜、２６はベース電極用のアルミニュウム膜
、２７はエミッタ拡散領域である。
る。同図において、２１はｎ型シリコン基板、２２はフ
ィールド酸化膜、２３はｎ型シリコン基板２１及びフィ
ールド酸化膜２２上に成長したｐ型シリコンエピタキシ
ャルＮ（ｎ型シリコン基板２１上にはシリコン単結晶層
、フィールド酸化膜２２上にはポリシリコン層が成長）
、２４は化学気相成長法（ＣＶＤ法）により堆積した酸
化シリコン膜などの絶縁膜、２５はエミッタ電極用のポ
リシリコン膜、２６はベース電極用のアルミニュウム膜
、２７はエミッタ拡散領域である。
従来例の構造のバイポーラトランジスタでは、ｐ型シリ
コンエピタキシャル層３により、ベース引き出し電極が
ベース活性層と一体化形成されるために、ベース引き出
し電極の膜厚（ｂ）がベース活性層のエピタキシャル層
の膜厚（ａ）に依存しくａ＝ｂ）、ベース引き出し電極
の抵抗もこの膜厚（ｂ）によって変動する。ベース活性
層を薄く形成することは、高速化のために有効であるが
、抵抗が高くなってしまう欠点がある。
コンエピタキシャル層３により、ベース引き出し電極が
ベース活性層と一体化形成されるために、ベース引き出
し電極の膜厚（ｂ）がベース活性層のエピタキシャル層
の膜厚（ａ）に依存しくａ＝ｂ）、ベース引き出し電極
の抵抗もこの膜厚（ｂ）によって変動する。ベース活性
層を薄く形成することは、高速化のために有効であるが
、抵抗が高くなってしまう欠点がある。
従来例では、シリコンエピタキシャル層３により、ベー
ス引き出し電極とベース活性層とを一体化形成している
ため、ベース活性層を薄くして高速化を達成しようとす
ると、ベース引き出し電極の膜厚が薄くなって抵抗が高
くなる欠点があった。
ス引き出し電極とベース活性層とを一体化形成している
ため、ベース活性層を薄くして高速化を達成しようとす
ると、ベース引き出し電極の膜厚が薄くなって抵抗が高
くなる欠点があった。
また、エミッタ領域の大きさは、フォトリソグラフィ技
術によるため微細化に限界があり、かつエミッタ領域を
セルファライン（自己整合的）に形成することができな
かった。そのため、トランジスタの動作速度を向上でき
なかった。
術によるため微細化に限界があり、かつエミッタ領域を
セルファライン（自己整合的）に形成することができな
かった。そのため、トランジスタの動作速度を向上でき
なかった。
そこで本発明は、ベース引き出し電極を低抵抗化でき、
微細なエミッタ領域をセルファラインに形成でき、動作
速度を向上できる半導体装置の製造方法を提供すること
を目的とする。
微細なエミッタ領域をセルファラインに形成でき、動作
速度を向上できる半導体装置の製造方法を提供すること
を目的とする。
上記課題は、バイポーラトランジスタの製造において、
シリコン基板上に第１の絶縁膜で素子分離したベース領
域を形成する工程と、前記シリコン基板上に該基板と反
対極性の第１の導電型シリコンエピタキシャル層を形成
する工程と、前記ベース領域の一部を第２の絶縁膜で覆
いエミッタ形成領域を覆う工程と、第２の導電型シリコ
ンエピタキシャル層を前記第２の゛絶縁膜を横方向から
覆うよう成長させる工程と、前記第２の導電型シリコン
エピタキシャル層の一部を第３の絶縁膜に形成する工程
と、前記第３の絶縁膜をマスクにして第２の絶縁膜をエ
ツチングする工程とを含むことを特徴とする半導体装置
の製造方法によって達成される。
シリコン基板上に第１の絶縁膜で素子分離したベース領
域を形成する工程と、前記シリコン基板上に該基板と反
対極性の第１の導電型シリコンエピタキシャル層を形成
する工程と、前記ベース領域の一部を第２の絶縁膜で覆
いエミッタ形成領域を覆う工程と、第２の導電型シリコ
ンエピタキシャル層を前記第２の゛絶縁膜を横方向から
覆うよう成長させる工程と、前記第２の導電型シリコン
エピタキシャル層の一部を第３の絶縁膜に形成する工程
と、前記第３の絶縁膜をマスクにして第２の絶縁膜をエ
ツチングする工程とを含むことを特徴とする半導体装置
の製造方法によって達成される。
本発明では、シリコン基板上のベース領域に第１の導電
型シリコンエピタキシャル層を形成後、ベース領域の一
部を第２の絶縁膜で覆いエミッタ形成領域を確保し、選
択的にエピタキシャル成長させた第２の導電型シリコン
エピタキシャル層を第２の絶縁膜の周縁から横方向に成
長させるため、ベース電極の抵抗低減を容易に実現でき
、かつ微細なエミッタをセルファラインで形成すること
ができる。従って、トランジスタの動作速度を向上でき
る。
型シリコンエピタキシャル層を形成後、ベース領域の一
部を第２の絶縁膜で覆いエミッタ形成領域を確保し、選
択的にエピタキシャル成長させた第２の導電型シリコン
エピタキシャル層を第２の絶縁膜の周縁から横方向に成
長させるため、ベース電極の抵抗低減を容易に実現でき
、かつ微細なエミッタをセルファラインで形成すること
ができる。従って、トランジスタの動作速度を向上でき
る。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｆ）は本発明実施例のバイポーラトラ
ンジスタの製造工程断面図である。
ンジスタの製造工程断面図である。
まず、同図（ａ）に示す如く、比抵抗が１Ω程度のｎ型
シリコン基板１１上にベース領域を有する膜厚が３００
ｎｍ程度のフィールド酸化膜１２を形成し、続いて例え
ばジシラン（ＳｉｚＨ６）の光分解による６００〜８０
０°Ｃ程度の低い温度でシリコンエピタキシャル層１３
を５０ｎｍ程度の薄い膜厚に堆積する。このシリコンエ
ピタキシャル層１３は、ｎ型シリコン基板１１上では単
結晶層、フィールド酸化膜１２上ではポリシリコン層と
して成長する。この時、例えばボロン（Ｂ）を不純物濃
度が５〜１０ Ｘ １０” ／ｃｍ３になるようジボラ
ン（Ｂ２１１６）ガスを混入させ、ｎ型のベース活性層
を形成するとともに、ポリシリコンの抵抗を低減する。
シリコン基板１１上にベース領域を有する膜厚が３００
ｎｍ程度のフィールド酸化膜１２を形成し、続いて例え
ばジシラン（ＳｉｚＨ６）の光分解による６００〜８０
０°Ｃ程度の低い温度でシリコンエピタキシャル層１３
を５０ｎｍ程度の薄い膜厚に堆積する。このシリコンエ
ピタキシャル層１３は、ｎ型シリコン基板１１上では単
結晶層、フィールド酸化膜１２上ではポリシリコン層と
して成長する。この時、例えばボロン（Ｂ）を不純物濃
度が５〜１０ Ｘ １０” ／ｃｍ３になるようジボラ
ン（Ｂ２１１６）ガスを混入させ、ｎ型のベース活性層
を形成するとともに、ポリシリコンの抵抗を低減する。
次に、同図（ｂ）に示す如く、ベース領域の一部にエミ
ッタ領域を確保するため、ＣＶＤ法またはスパッタ法な
どで膜厚が３００ｎｍ程度の絶縁膜となる窒化膜１４を
パターン形成する。そして、シリコンエピタキシャル層
１３のベース引き出し電極面を露出する。
ッタ領域を確保するため、ＣＶＤ法またはスパッタ法な
どで膜厚が３００ｎｍ程度の絶縁膜となる窒化膜１４を
パターン形成する。そして、シリコンエピタキシャル層
１３のベース引き出し電極面を露出する。
次に、同図（Ｃ）に示す如く、選択的に露出した薄い層
のベース引き出し電極面にシリコンエピタキシャル層１
５を成長させると、窒化膜１４面上には周囲から覆うよ
うに横方向にもシリコンが成長する。
のベース引き出し電極面にシリコンエピタキシャル層１
５を成長させると、窒化膜１４面上には周囲から覆うよ
うに横方向にもシリコンが成長する。
この時のシリコンエピタキシャル層１５の成長条件は、
温度が８００°Ｃ１圧力が３０Ｔｏｒｒ前後の減圧、使
用ガスがジクロルシラン（ＳｉｌｌｚＣ１□）−塩素（
ＩＩＣＩ）−水素（Ｈ２）、成長速度が５００人／ｍｉ
ｎ程度である。このとき、窒化膜１４面上のシリコンエ
ピタキシャル層１５が成長しない領域（開口部）がエミ
ッタ領域になるよう制御することが可能である。この時
、ボロン（Ｂ）を不純物濃度が１０”／ｃｍ３以上にな
るようジボラン（Ｂ２Ｈ６）ガスを混入させ、ベース引
き出し活性層を形成する。
温度が８００°Ｃ１圧力が３０Ｔｏｒｒ前後の減圧、使
用ガスがジクロルシラン（ＳｉｌｌｚＣ１□）−塩素（
ＩＩＣＩ）−水素（Ｈ２）、成長速度が５００人／ｍｉ
ｎ程度である。このとき、窒化膜１４面上のシリコンエ
ピタキシャル層１５が成長しない領域（開口部）がエミ
ッタ領域になるよう制御することが可能である。この時
、ボロン（Ｂ）を不純物濃度が１０”／ｃｍ３以上にな
るようジボラン（Ｂ２Ｈ６）ガスを混入させ、ベース引
き出し活性層を形成する。
次に、同図（ｄ）に示す如く、シリコンエピタキシャル
膜１５を８００″Ｃ程度の高圧酸化により選択的に酸化
し、表面に３００ｎｍ程度の膜厚の酸化膜１６を形成す
る。
膜１５を８００″Ｃ程度の高圧酸化により選択的に酸化
し、表面に３００ｎｍ程度の膜厚の酸化膜１６を形成す
る。
次に、同図（ｅ）に示す如く、酸化膜１６をマスクにし
て窒化ｌ！１４をエツチング除去する。
て窒化ｌ！１４をエツチング除去する。
次に、同図（ｆ）に示す如く、エミッタ電極形成用のｎ
３ポリシリコン膜１７をバタンーン形成し、熱処理によ
りエミッタ領域１８を形成し、酸化膜１６にベース電極
窓及び図示しないコレクタ電極窓を開口し、アルミニュ
ウム配線層１９を形成する。
３ポリシリコン膜１７をバタンーン形成し、熱処理によ
りエミッタ領域１８を形成し、酸化膜１６にベース電極
窓及び図示しないコレクタ電極窓を開口し、アルミニュ
ウム配線層１９を形成する。
上記バイポーラトランジスタの製造方法によれば、ベー
ス層を形成するシリコンエピタキシャル層１３を薄く形
成したまま、ベース引き出し電極面を露出して、厚い膜
厚のシリコンエピタキシャル層１５を成長させることに
より、ベース引き出し電極の抵抗を低くできる。また、
窒化膜１４面上には周囲から覆うようにシリコンエピタ
キシャル層１５を横方向に成長させるため、リソグラフ
ィ技術では困難な微細なエミッタ領域をセルファライン
で、しかもその開口幅を再現性良く制御して形成するこ
とが可能になる。従って、ベース層を薄くしたままベー
ス抵抗を低くでき、かつエミッタ領域も微細化できるた
め、動作速度が向上できた。従来のベース抵抗が２５０
Ω程度であったのが、本実施例では３０Ω程度になった
。また、従来のフォトリソグラフィ技術では、エミッタ
領域の幅が１μｍ程度であったのが、本実施例では例え
ば、０．３〜０゜４μｍ程度にまで微細に形成すること
が可能になった。
ス層を形成するシリコンエピタキシャル層１３を薄く形
成したまま、ベース引き出し電極面を露出して、厚い膜
厚のシリコンエピタキシャル層１５を成長させることに
より、ベース引き出し電極の抵抗を低くできる。また、
窒化膜１４面上には周囲から覆うようにシリコンエピタ
キシャル層１５を横方向に成長させるため、リソグラフ
ィ技術では困難な微細なエミッタ領域をセルファライン
で、しかもその開口幅を再現性良く制御して形成するこ
とが可能になる。従って、ベース層を薄くしたままベー
ス抵抗を低くでき、かつエミッタ領域も微細化できるた
め、動作速度が向上できた。従来のベース抵抗が２５０
Ω程度であったのが、本実施例では３０Ω程度になった
。また、従来のフォトリソグラフィ技術では、エミッタ
領域の幅が１μｍ程度であったのが、本実施例では例え
ば、０．３〜０゜４μｍ程度にまで微細に形成すること
が可能になった。
なお、本実施例では、ｎ型シリコン基板１１上にＰ型シ
リコンエピタキシャル層１３を成長させて、ｎｐｎ型ト
ランジスタを形成しているが、本発明の適用範囲はこの
場合に限らずｎ型とｎ型の極性を逆にしたｐｎｐ型トラ
ンジスタを製造する場合も含む。
リコンエピタキシャル層１３を成長させて、ｎｐｎ型ト
ランジスタを形成しているが、本発明の適用範囲はこの
場合に限らずｎ型とｎ型の極性を逆にしたｐｎｐ型トラ
ンジスタを製造する場合も含む。
また、ベース引き出し電極面及び窒化膜１４面上には周
囲から覆うように横方向に成長するシリコンエピタキシ
ャルＪｌｌｉ１５は、その成長条件を制御することによ
りベース引き出し抵抗を小さくするに必要な任意の膜厚
に形成でき、かつ窒化膜１４面上に成長する量を制御し
てエミッタ領域の大きさを制御することができる。
囲から覆うように横方向に成長するシリコンエピタキシ
ャルＪｌｌｉ１５は、その成長条件を制御することによ
りベース引き出し抵抗を小さくするに必要な任意の膜厚
に形成でき、かつ窒化膜１４面上に成長する量を制御し
てエミッタ領域の大きさを制御することができる。
以上説明した様に本発明によれば、シリコン基板上のベ
ース領域に第１の導電型シリコンエピタキシャル層を形
成し、その上に選択的にエピタキシャル成長させた第２
の導電型シリコンエピタキシャル層を第２の絶縁膜の周
縁から横方向に成長させることで、ベース引き出し電極
の抵抗を低くすることができ、かつ横方向の選択エピタ
キシャル成長を用いることで微細なエミッタ領域が得ら
れる。従って、動作速度の向上に寄与するところが大き
い。
ース領域に第１の導電型シリコンエピタキシャル層を形
成し、その上に選択的にエピタキシャル成長させた第２
の導電型シリコンエピタキシャル層を第２の絶縁膜の周
縁から横方向に成長させることで、ベース引き出し電極
の抵抗を低くすることができ、かつ横方向の選択エピタ
キシャル成長を用いることで微細なエミッタ領域が得ら
れる。従って、動作速度の向上に寄与するところが大き
い。
第１図（ａ）〜（ｆ）は本発明実施例のバイポーラトラ
ンジスタの製造工程断面図、 第２図は従来例のバイポーラトランジスタの断面図であ
る。 図中、 １１はｎ型シリコン基板、 １２はフィールド酸化膜、 １３はシリコンエピタキシャル層、 １４は窒化膜、 １５はシリコンエピタキシャル層、 １６は酸化膜、 １７はｎ３ポリシリコン膜、 １８はエミッタ領域、 １９はアルミニュウム配線層 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 １−・−ｎ型シ１ｊコン基級 ２−−−”’）ａ−ルド西創ヒ膜 ３−−−シリコン１ビタキシイル層 ４−−一窒イしル葵 ５−一−シリコンＬＣ９キシイル層 ６−−− 西址イ乙膜 ７・−ｎ＋ボリシＩＪフン八へ ８−一一エミッダ冷負１或 ９、−・７ルミニユワム自己絹（沓 本号こ用実歳イ４１のバ°イボ−ラドうンジスタの復８
１工程訂痘ｍ１犯第１図
ンジスタの製造工程断面図、 第２図は従来例のバイポーラトランジスタの断面図であ
る。 図中、 １１はｎ型シリコン基板、 １２はフィールド酸化膜、 １３はシリコンエピタキシャル層、 １４は窒化膜、 １５はシリコンエピタキシャル層、 １６は酸化膜、 １７はｎ３ポリシリコン膜、 １８はエミッタ領域、 １９はアルミニュウム配線層 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 １−・−ｎ型シ１ｊコン基級 ２−−−”’）ａ−ルド西創ヒ膜 ３−−−シリコン１ビタキシイル層 ４−−一窒イしル葵 ５−一−シリコンＬＣ９キシイル層 ６−−− 西址イ乙膜 ７・−ｎ＋ボリシＩＪフン八へ ８−一一エミッダ冷負１或 ９、−・７ルミニユワム自己絹（沓 本号こ用実歳イ４１のバ°イボ−ラドうンジスタの復８
１工程訂痘ｍ１犯第１図
Claims (1)
- 【特許請求の範囲】 バイポーラトランジスタの製造において、シリコン基板
（１１）上に第１の絶縁膜（１２）で分離したベース領
域を形成する工程と、 前記シリコン基板（１１）上に該基板（１１）と反対極
性の第１の導電型シリコンエピタキシャル層（１３）を
形成する工程と、 前記ベース領域の一部を第２の絶縁膜（１４）で覆いエ
ミッタ形成領域を覆う工程と、 第２の導電型シリコンエピタキシャル層（１５）を前記
第２の絶縁膜（１４）を横方向から覆うよう成長させる
工程と、 前記第２の導電型シリコンエピタキシャル層（１５）の
一部を第３の絶縁膜（１６）に形成する工程と、前記第
３の絶縁膜（１６）をマスクにして第２の絶縁膜（１４
）をエッチングする工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30390988A JPH02151037A (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30390988A JPH02151037A (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151037A true JPH02151037A (ja) | 1990-06-11 |
Family
ID=17926728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30390988A Pending JPH02151037A (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151037A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286996A (en) * | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
| US5604374A (en) * | 1994-03-15 | 1997-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US5721147A (en) * | 1995-09-29 | 1998-02-24 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors |
| US5814538A (en) * | 1996-03-19 | 1998-09-29 | Samsung Electronics Co., Ltd. | Methods of forming BiCMOS devices having dual-layer emitter electrodes and thin-film transistors therein |
| US5994196A (en) * | 1997-04-01 | 1999-11-30 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques |
-
1988
- 1988-12-02 JP JP30390988A patent/JPH02151037A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286996A (en) * | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
| US5382828A (en) * | 1991-12-31 | 1995-01-17 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
| US5434092A (en) * | 1991-12-31 | 1995-07-18 | Purdue Research Foundation | Method for fabricating a triple self-aligned bipolar junction transistor |
| US5604374A (en) * | 1994-03-15 | 1997-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US5721147A (en) * | 1995-09-29 | 1998-02-24 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors |
| US5814538A (en) * | 1996-03-19 | 1998-09-29 | Samsung Electronics Co., Ltd. | Methods of forming BiCMOS devices having dual-layer emitter electrodes and thin-film transistors therein |
| US5994196A (en) * | 1997-04-01 | 1999-11-30 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques |
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