JPH02133928A

JPH02133928A - 半導体装置の製造方法

Info

Publication number: JPH02133928A
Application number: JP28800288A
Authority: JP
Inventors: Satoru Fukano; 深野　哲
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-15
Filing date: 1988-11-15
Publication date: 1990-05-23
Anticipated expiration: 2012-06-04
Also published as: JP2616981B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］半導体装置の製造方法に係り、特にブレーナ構造のバイ
ポーラトランジスタの製造方法に関し、コレクタ抵抗が
小さく薄いベース領域のブレーナ構造バイポーラトラン
ジスタを製造することができる半導体装置の製造方法を
提供することを目的とし、素子用半導体基板上に素子分離領域を形成してコレクタ
領域を画定する工程と、前記素子分離領域及びコレクタ
領域上にコレクタ引出し層としての導電層を形成する工
程と、前記素子用半導体基板を支持する支持用基板を前
記素子用半導体基板の前記導電層に接着する工程と、前
記素子用半導体基板を？ｉ１Ｎ磨して除去し、前記素子
分離領域及びコレクタ領域を露出させる工程と、前記コ
レクタ領域上にベース領域をエピタキシャル成長させる
と共に、前記素子分離領域上に前記ベース領域に連続す
るベース引出し層を形成する工程と、前記ベース領域に
エミッタ領域を形成する工程と、前記コレクタ引出し層
に接続されるコレクタ電極、前記ベース引出し層に接続
されるベース電極及びエミッタｌ１ＪＩ域に接続される
エミッタ電極を形成する工程とを有するように構成する
。

［産業上の利用分野］本発明は半導体装置の製造方法に係り、特にプレーナ構
造のバイポーラトランジスタの製造方法に関する。

［従来の技術］従来のプレーナ′ｌＲ造のバイポーラトランジスタを第
２図に示す、このバイポーラトランジスタのコレクタ領
域は、ｐ型半導体基板２１上に形成されたｎ＋型コレク
タ埋込み層２２及びｎ型エピタキシャル層２３により構
成される。ｎ型エピタキシャル層２３にはｐ型素子分離
領域２４が形成され、他の素子領域と分離されている。

ｎ型エピタキシャル層２３内にｐ型不純物領域のベース
領域２５が形成され、このベース領域２５内にｎ型不純
物領域のエミッタ領域２６が形成されている。

ｎ＋型コレクタ埋込み層２２にはｎ＋型コレクタ引出し
領域２７が形成されている。コレクタ電極２８はこのｎ
＋型コレクタ引出し領域２７に接続され、エミッタ電極
２９はエミッタ領域２６に接続されている。さらに、コ
レクタ外部電極３０、ベース外部型ｌ＃１３１、エミッ
タ外部電極３２は、それぞれコレクタ電極２８、ベース
領域２５、エミッタ電極２９上にそれぞれ形成されてい
る。なお、これらコレクタ電極２８、エミッタ電極２９
、コレクタ外部な４３０、ベース外部型［＃３１、エミ
ッタ外部電極３２は絶縁層３３中に形成されている。

このような従来のプレーナ構造バイポーラトランジスタ
においては、エピタキシャル層２３を高温で成長させる
なめ、コレクタ埋込み層２２がらのはい上がり現象が発
生する。このはい上がり現象を考慮して従来はエピタキ
シャル層２３を厚く形成していた。しかし、エピタキシ
ャル層２３を厚くするとコレクタ抵抗が大きくなり特性
上望ましくない。

また、高速動作のためにはベース領域２５を薄く形成す
ることが望ましいが、ベース領域２５を形成するイオン
注入工程ではいわゆるチャネリング現象により不純物が
深く打込まれてしまい、薄いベース領域２５を形成する
ことが困龍であった。

［発明が解決しようとする課題］このように従来のプレーナ構造バイポーラトランジスタ
は、コレクタ埋込み層２２がらのはい上がり現象を考慮
してコレクタ領域が厚くなり、また、イオン注入のチャ
ネリング現象により十分薄いベース領域を形成すること
が困難であった。したがって、コレクタ抵抗が小さく薄
いベース領域の特性のよいプレーナ構造バイポーラトラ
ンジスタを製造することが困難であった。

本発明は上記事情を考慮してなされたもので、コレクタ
抵抗が小さく薄いベース領域のプレーナ構造バイポーラ
トランジスタを製造することができる半導体装置の製造
方法を提供することを目的とする。

［課題を解決するための手段］上記目的は、素子用半導体基板上に素子分離領域を形成
してコレクタ領域を画定する工程と、前記素子分離領域
及びコレクタ領域上にコレクタ引出し層としての導電層
を形成する工程と、前記素子用半導体基板を支持する支
持用基板を前記素子用半導体基板の前記導電層に接着す
る工程と、前記素子用半導体基板を研磨して除去し、前
記素子分離領域及びコレクタ領域を露出させる工程と、
前記コレクタ領域上にベース領域をエピタキシャル成長
させると共に、前記素子分離領域上に前記ベース領域に
連続するベース引出し層を形成する工程と、前記ベース
領域にエミッタ領域を形成する工程と、前記コレクタ引
出し層に接続されるコレクタ電極、前記ベース引出し層
に接続されるベースを極及びエミッタ領域に接続される
エミッタ電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法によって達成される。

「作用」本発明によれば、コレクタ引出し層を素子用基板に予め
作成したので、そのはい上がりを考慮することなくコレ
クタ領域を薄く形成することができると共に、ベースｆ
ｉ域をイオン注入ではなくエピタキシャル成長により形
成することができるため、ベース領域の厚さを自由に制
御できる。したがって、コレクタ抵抗が小さく薄いベー
ス領域のプレーナ構造バイポーラトランジスタが製造可
能である。

［実施例］第１図に本発明の一実施例による半導体装置の製造方法
を示す。

先ず、比抵抗が約０．５ΩＣし結晶方位かく】００〉、
厚さが約５００μｍのｎ型半導体基板１を素子用基板と
して用意する。このｎ型半導体基板１を約１０００°Ｃ
″′Ｃ″泗択的に熱酸化して、素子分離領域に約３００
０Ａのフィールド酸化）摸２を形成する（第１図（ａ）
）。このフィールド酸化ＶＩ３２により画定された領域
が最終的にコレクタ領域となる０次に全面に最終的にコ
レクタ引出し層となる導電層３を約３０００人形成する
（第１図（ａ））。

導電層３は電気的に低抵抗であればよく、例えば、タン
グステンシリサイド（ＷＳｉ２）、チタンシリサイド（
ＴｉＳｉ２）等のようなメタルシリサイドや、タングス
テン（Ｗ）、チタン（Ｔ’ｉ）等のような高融点メタル
で形成する。また、多結晶シリコンに、例えばヒ素イオ
ン（Ａｓ″′）を約１２０ｋｅＶのエネルギーでドーズ
量的３×１０Ｃｍ−”でイオン注入した高濃度不純物多
結晶シリコンで形成してもよい。

次に、ＣＶＤ　（化学的気相成長法）により約１゜０μ
ｍのシリコン酸化膜４を全面に堆積させる。

例えば、モノシラン（ＳｉＨ２）と酸素（０２）との混
合ガス中で約４００°Ｃの熱反応によりシリコン酸化１
摸４を堆積させる（第１図（ｂ））。

一方、比抵抗が約０．０５ΩＣＩＩのρ型半導体基板５
を、ｎ型半導体基板１を支持する支持用基板として用意
する。このｐ型半導体基盤５を約１１００°Ｃで熱酸化
し、約１．０μｍのシリコン酸化膜６を形成する（第１
図（Ｃ））。

次に、第１図（Ｃ）に示すｐ型半導体基板５上に第１図
（ｂ）に示すｎ型半導体基板１を裏返してシリコン酸化
膜４とシリコン酸化膜６が接触するように重ね、約８０
０　’Ｃの温度で静電圧着する（第１図ｆｄ））、する
と、シリコン酸化膜４とシリコン酸化ｖ６が融合したシ
リコン酸化ＷＡ６′となり、ｐ型半導体基板５上にｎ型
半導体基板１が接着される。

次に、フィールド酸化ｊ摸２が露出する直前までｎ型半
導体基板１を研磨して除去する。除去後、酢酸及び硝酸
系エツチング）浅によりｎ型半導体基板１を選択エツチ
ングしてフィールド酸化膜２を露出させる（第１図（ｅ
））。その結果、フィールド酸１ヒ膜２により囲まれた
厚さ３０００人のｎ型頭域がコレクタ領域７となる。

次に、コレクタ領域７及びフィールド酸化１摸２上に光
ＣＶＤによりシリコンを堆積させる。例えば、ジボラン
ガス（Ｂ、、Ｈ６）を含んだジシランガス（ＳｉｚＨ６
）に光を照射して励起させ比較的低温である約６５０°
Ｃの温度で５〜５０Ｘ１０”／ｃｍ’のρ型シリコンを
堆積させる。すると、コレクタ領域７上にはエピタキシ
ャル結晶層のベース領域８が形成され、フィールド酸化
膜２上にはエピタキシャル成長しないので多結晶シリコ
ン層のベース引出し層９が形成される。その後、フィト
リソグラフィ技術によりベース領域８及びベース引出し
層９を所定形状に形成する（第１図（ｆ））。

次に、モノシラン（ＳｉＨ，）及び酸素（０２）を用い
たＣＶＤにより全面に約３０００人のシリコン酸化膜１
０を堆積する。その後、ベース領域８上及びコレクタ引
出し層３上にＲＩＥ　（反応性イオンエツチング）によ
り電極形成のためのコンタクトホール１１及び１２を形
成する（第１図（９））０例えば、エツチングガスがト
リフロロメタン（ＣＨＦ、）で、パワーが約１５０Ｗで
、圧力が約０．０２■ｏｒｒの条件でＲＩＢを行う。

次に、モノシラン（ＳｉＨ４）を熱分解して約３０００
人の多結晶シリコン層を堆積させ、ヒ素イオン（Ａｓ”
　）を約１２０ｋｅＶのエネルギーでドーズ１約３　Ｘ
　１０１６　ｃｍ−２でイオン注入させて高濃度不純物
多結晶シリコン層にする。その後、ＲＩＥにより所定形
状のエミッタ電極１３及びコレクタ電極１４を形成する
（第１図（ｈ））、例えば、エツチングガスが三塩化ボ
ロン（ＢＣＪｓ）及び四塩化炭素（ＣＣＪ　４）の混合
ガスで、パワーが約２００Ｗで、圧力が約０．０５Ｔｏ
ｒｒの条件でＲＩＥを行う。その後、約８５０℃に加熱
する、いわゆるエミッタドライブを行うと、エミッタ電
極１３である高濃度不純物多結晶シリコン層からベース
領域８に不純物が拡散してエミ・ツタ領域１５が形成さ
れる（第１図（ｈ））。

次に、素子間分離領域のシリコン酸化ｙ！Ａ１０、フィ
ールド酸化ＩｙＡ２及び導電層３をＲＩＥして除去する
０例えば、エツチングガスがトリフロロメタン（ＣＨＦ
ｓ）で、パワーが約１５０Ｗで、圧力が約０．０２Ｔｏ
ｒｒの条件及びエツチングガスが三塩化ボロン（ＢＣｊ
ｉ）及び四塩化炭素（ＣＣＪ４）の混合ガスでパワーが
約２００Ｗで圧力が約０．０５ＴＯｒｒの条件でＲＩＥ
を行う。次いで、ＣＶＤによりシリコン酸化膜２０を約
５０００人堆積させると、ＲＩＢにより除去された素子
間分離領域にもシリコン酸化＠２０が堆積し、素子間分
離層１６が形成される（第１図（ｉ））、次いで、シリ
コン酸化ＷＡ２０にフォトリングラフィ技術により外部
電極用コンタクトホールを開口し、アルミニウムのコレ
クタ外部電極１７、ベース外部電極１８、エミッタ外部
電極１９を形成する。コレクタ外部電極１７はコレクタ
電極１４に接続され、ベース外部型＠１１８はベース引
出し層９に接続され、エミッタ外部電極１９はエミッタ
電極１３に接続される（第１図（ｉ））。この結果、ｎ
型コレクタ領域７とｐ型ベース領域８とｎ型エミッタ領
域１５からなるプレーナ構造のｎｐｎバイポーラトラン
ジスタが製造される。

このように本実施例によれば、コレクタ引出し層のはい
上がりを考慮する必要がないため、コレクタ領域を薄く
形成することができると共に、ベース領域をイオン注入
ではなくエピタキシャル成長により形成するため、ベー
ス領域の厚さを自由に制御できる。したがって、コレク
タ抵抗が小さく薄いベース領域のプレーナ構造バイポー
ラトランジスタをＭａすることができる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、上記実施例ではエミッタ電極からベース領域に
不純物を拡散させてエミッタ領域を形成したが、ベース
領域上にエミッタ領域をエピタキシャル成長させてもよ
い。

また、上記実施例では支持用基板として半導体基板を用
い、シリコン酸化膜同士を静電圧着することにより素子
用基板に支持用基板を接着させたが、素子用基板を歪み
なく指示できれば支持用基板はいかなる素材でもよく、
いかなる方法で素子用基板に支持用基板を接着させても
よい。

さらに、上記実施例はｎｐｎバイポーラトランジスタを
製造したが、ｐｎｐバイポーラトランジスタの製造にも
本発明を適用できる。

［発明の効果］以上の通り、本発明によればコレクタ領域を従来の１／
３〜１１５の厚さにでき、ベース領域も１０００Å以下
の厚さにすることができるので、動作速度の早いプレー
ナｊ１４造バイポーラトランジスタを製造することがで
きると共に、高集積度の半導体装置を実現することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
の工程図、第２図は従来のプレーナ構造バイポーラトランジスタの
断面図である。図において、１・・・ｎ型半導体基板、２・・・フィールド酸化膜、３・・・導電層（コレクタ引出し層）４・・・シリコン酸化膜、５・・・ρ型半導体基板、６・・・シリコン酸化ｊ模、７・・・コレクタ領域、８・・・ベース領域、９・・・ベース引出し層、１０・・・シリコン酸化膜、ＩＪ、１２・・・コンタクトホール、１３・・・エミッタ電子、４・・・コレクタ電極、５・・・エミッタ領域、６・・・素子間分離層、７・・・コレクタ外部電極、８・・・ベース外部電極、９・・・エミッタ外部電極、０・・・シリコン酸１ヒ膜、１・・・半導体基板、２・・・コレクタ埋込み層、３・・・エピタキシャル層、４・・・素子分能領域、５・・・ベース領域、６・・・エミッタ領域、７・・・コレクタ引出し領ｊ４．８・・・コレクタ電極、９・・・エミッタ電極、０・・・コレクタ外部電極、１・・・ベース外部電極、２・・・エミッタ外部電極、３・・・絶縁層。

Claims

【特許請求の範囲】素子用半導体基板上に素子分離領域を形成してコレクタ
領域を画定する工程と、前記素子分離領域及びコレクタ領域上にコレクタ引出し
層としての導電層を形成する工程と、前記素子用半導体
基板を支持する支持用基板を前記素子用半導体基板の前
記導電層に接着する工程と、前記素子用半導体基板を研磨して除去し、前記素子分離
領域及びコレクタ領域を露出させる工程と、前記コレクタ領域上にベース領域をエピタキシャル成長
させると共に、前記素子分離領域上に前記ベース領域に
連続するベース引出し層を形成する工程と、前記ベース領域にエミッタ領域を形成する工程と、前記コレクタ引出し層に接続されるコレクタ電極、前記
ベース引出し層に接続されるベース電極及びエミッタ領
域に接続されるエミッタ電極を形成する工程とを有することを特徴とする半導体装置の製造方法。