JP2501451B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JP2501451B2 JP2501451B2 JP19962187A JP19962187A JP2501451B2 JP 2501451 B2 JP2501451 B2 JP 2501451B2 JP 19962187 A JP19962187 A JP 19962187A JP 19962187 A JP19962187 A JP 19962187A JP 2501451 B2 JP2501451 B2 JP 2501451B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon film
- thin film
- polycrystalline silicon
- film transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010408 film Substances 0.000 claims description 76
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910000077 silane Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000354 decomposition reaction Methods 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 16
- 239000011521 glass Substances 0.000 description 11
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- KMUONIBRACKNSN-UHFFFAOYSA-N potassium dichromate Chemical compound [K+].[K+].[O-][Cr](=O)(=O)O[Cr]([O-])(=O)=O KMUONIBRACKNSN-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910000070 arsenic hydride Inorganic materials 0.000 description 1
- UORVGPXVDQYIDP-UHFFFAOYSA-N borane Chemical compound B UORVGPXVDQYIDP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910010277 boron hydride Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタ及びその製造方法に関
し、特にアクティブマトリックス型平面ディスプレイ表
示パネル等に用いられる多結晶シリコン薄膜トランジス
タ及びその製造方法に係わる。
し、特にアクティブマトリックス型平面ディスプレイ表
示パネル等に用いられる多結晶シリコン薄膜トランジス
タ及びその製造方法に係わる。
［従来の技術］ 近年、大面積、高性能なアクティブマトリックス型平
面ディスプレイ表示パネルの実現を目的として、半導体
薄膜に多結晶シリコン膜を用い、高速なスイッチング特
性を有する薄膜トランジスタの開発が進められている。
このアクティブマトリックス型平面ディスプレイ表示パ
ネルの低価格化を実現するためには、薄膜トランジスタ
を形成する基板として安価なガラスを用いる必要があ
る。このため、薄膜トランジスタの製造工程を600℃以
下にする必要がある。
面ディスプレイ表示パネルの実現を目的として、半導体
薄膜に多結晶シリコン膜を用い、高速なスイッチング特
性を有する薄膜トランジスタの開発が進められている。
このアクティブマトリックス型平面ディスプレイ表示パ
ネルの低価格化を実現するためには、薄膜トランジスタ
を形成する基板として安価なガラスを用いる必要があ
る。このため、薄膜トランジスタの製造工程を600℃以
下にする必要がある。
ところで、薄膜トランジスタは従来より第４図（Ａ）
〜（Ｄ）に示す工程により製造されていた。まず、第４
図（Ａ）に示すように絶縁基板１に減圧CVD法等の方法
により多結晶シリコン膜２を形成する。つづいて、多結
晶シリコン膜２を含む絶縁基板１上にプラズマCVD法、
減圧CVD法等によりゲート絶縁膜３を形成した後、該ゲ
ート絶縁膜３上にモリブデンなどの金属や多結晶シリコ
ンからなるゲート電極４を選択的に形成する（同図
（Ｂ）図示）。ひきつづき、ゲート電極４をマスクとし
てリン、砒素などのｎ型不純物、又はボロンなどのｐ型
不純物を多結晶シリコン膜２にイオン注入法により打ち
込む。その後、900℃以上の温度で熱処理して打ち込ま
れた不純物を活性化して多結晶シリコン膜２中にソース
領域５、ドレイン領域６を夫々形成する（同図（Ｃ）図
示）。次いで、層間絶縁膜７を全面に堆積した後、前記
ソース領域５、ドレイン領域６上のゲート絶縁膜３及び
層間絶縁膜７にコンタクトホールを夫々開孔し、更に該
層間絶縁膜７上に該コンタクトホールを通して前記ソー
ス領域５、ドレイン領域６と接続する配線８、９を形成
して薄膜トランジスタを完成する（同図（Ｄ）図示）。
〜（Ｄ）に示す工程により製造されていた。まず、第４
図（Ａ）に示すように絶縁基板１に減圧CVD法等の方法
により多結晶シリコン膜２を形成する。つづいて、多結
晶シリコン膜２を含む絶縁基板１上にプラズマCVD法、
減圧CVD法等によりゲート絶縁膜３を形成した後、該ゲ
ート絶縁膜３上にモリブデンなどの金属や多結晶シリコ
ンからなるゲート電極４を選択的に形成する（同図
（Ｂ）図示）。ひきつづき、ゲート電極４をマスクとし
てリン、砒素などのｎ型不純物、又はボロンなどのｐ型
不純物を多結晶シリコン膜２にイオン注入法により打ち
込む。その後、900℃以上の温度で熱処理して打ち込ま
れた不純物を活性化して多結晶シリコン膜２中にソース
領域５、ドレイン領域６を夫々形成する（同図（Ｃ）図
示）。次いで、層間絶縁膜７を全面に堆積した後、前記
ソース領域５、ドレイン領域６上のゲート絶縁膜３及び
層間絶縁膜７にコンタクトホールを夫々開孔し、更に該
層間絶縁膜７上に該コンタクトホールを通して前記ソー
ス領域５、ドレイン領域６と接続する配線８、９を形成
して薄膜トランジスタを完成する（同図（Ｄ）図示）。
［発明が解決しようとする問題点］ しかしながら、上記従来の方法にあってはイオン注入
によりソース領域５及びドレイン領域６を形成する工程
において、600℃以上の温度下での活性化処理が必要で
あるため、該温度下で溶融等の熱劣化を生じる安価なガ
ラス基板に薄膜トランジスタを形成できないという問題
があった。
によりソース領域５及びドレイン領域６を形成する工程
において、600℃以上の温度下での活性化処理が必要で
あるため、該温度下で溶融等の熱劣化を生じる安価なガ
ラス基板に薄膜トランジスタを形成できないという問題
があった。
本発明は、上記従来の問題点を解決するためになされ
たもので、安価なガラスを基板として使用可能な薄膜ト
ランジスタ、及びかかるトランジスタを簡単な工程に製
造し得る方法を提供しようとするものである。
たもので、安価なガラスを基板として使用可能な薄膜ト
ランジスタ、及びかかるトランジスタを簡単な工程に製
造し得る方法を提供しようとするものである。
［問題点を解決するための手段］ 本願第１の発明は、半導体薄膜として多結晶シリコン
膜を用いた薄膜トランジスタにおいて、シース・ドレイ
ン領域が前記多結晶シリコン膜上に積層され、かつｎ型
又はｐ型不純物を含むことにより低抵抗化された微結晶
シリコン膜よりなることを特徴とする薄膜トランジスタ
である。
膜を用いた薄膜トランジスタにおいて、シース・ドレイ
ン領域が前記多結晶シリコン膜上に積層され、かつｎ型
又はｐ型不純物を含むことにより低抵抗化された微結晶
シリコン膜よりなることを特徴とする薄膜トランジスタ
である。
本願第２の発明は、半導体薄膜として多結晶シリコン
膜を用いた薄膜トランジスタの製造において、シランガ
スの分解により前記多結晶シリコン膜の少なくともソー
ス・ドレイン形成予定部上にｎ型又はｐ型不純物を含む
ことにより低抵抗化された微結晶シリコン膜を、前記多
結晶シリコン膜以外にアモルファスシリコン膜を同時に
堆積する工程と、このアモルファスシリコン膜を選択的
に除去することにより前記多結晶シリコン膜上に微結晶
シリコン膜を残存させてソース・ドレイン領域を形成す
る工程とを具備したことを特徴とする薄膜トランジスタ
の製造方法である。
膜を用いた薄膜トランジスタの製造において、シランガ
スの分解により前記多結晶シリコン膜の少なくともソー
ス・ドレイン形成予定部上にｎ型又はｐ型不純物を含む
ことにより低抵抗化された微結晶シリコン膜を、前記多
結晶シリコン膜以外にアモルファスシリコン膜を同時に
堆積する工程と、このアモルファスシリコン膜を選択的
に除去することにより前記多結晶シリコン膜上に微結晶
シリコン膜を残存させてソース・ドレイン領域を形成す
る工程とを具備したことを特徴とする薄膜トランジスタ
の製造方法である。
［作用］ 本発明の薄膜トランジスタによれば、ソース・ドレイ
ン領域として多結晶シリコン膜上に積層され、かつｎ型
又はｐ型不純物を含むことにより低抵抗化された微結晶
シリコン膜より形成することによって、従来のようにソ
ース・ドレイン領域を形成するためのイオン注入、600
℃以上の温度下での活性化下処理が不要なり、低温工程
でソース・ドレイン領域の可能となる。その結果、安価
なガラス基板を用いて良好な電気的特性を有する薄膜ト
ランジスタを実現できる。また、本発明方法によれば既
述した安価なガラス基板を備え、良好な電気的特性を有
する薄膜トランジスタを簡単な工程により製造すること
ができる。
ン領域として多結晶シリコン膜上に積層され、かつｎ型
又はｐ型不純物を含むことにより低抵抗化された微結晶
シリコン膜より形成することによって、従来のようにソ
ース・ドレイン領域を形成するためのイオン注入、600
℃以上の温度下での活性化下処理が不要なり、低温工程
でソース・ドレイン領域の可能となる。その結果、安価
なガラス基板を用いて良好な電気的特性を有する薄膜ト
ランジスタを実現できる。また、本発明方法によれば既
述した安価なガラス基板を備え、良好な電気的特性を有
する薄膜トランジスタを簡単な工程により製造すること
ができる。
［発明の実施例］ 以下、本発明の実施例を図面を参照して詳細に説明す
る。
る。
実施例１ まず、第１図（Ａ）に示すように絶縁基板11に減圧CV
D法等の方法により多結晶シリコン膜12を形成する。つ
づいて、同図（Ｂ）に示すように例えばプラズマCVD法
によりシランガス（SiH4）とフォスフィンガス（PH3）
を原料ガスとして300℃の温度下にて、多結晶シリコン
膜12を含む絶縁基板11上に微結晶シリコン膜13を堆積す
る。この微結晶シリコン膜13は、リンのような不純物の
添加により容易に低抵抗化される。
D法等の方法により多結晶シリコン膜12を形成する。つ
づいて、同図（Ｂ）に示すように例えばプラズマCVD法
によりシランガス（SiH4）とフォスフィンガス（PH3）
を原料ガスとして300℃の温度下にて、多結晶シリコン
膜12を含む絶縁基板11上に微結晶シリコン膜13を堆積す
る。この微結晶シリコン膜13は、リンのような不純物の
添加により容易に低抵抗化される。
次いで、前記微結晶シリコン膜13をパターニングして
大部分が前記多結晶シリコン膜12上に積層されたソース
領域14及びドレイン領域15を形成する。つづいて、プラ
ズマCVD法やスパッタリング法等により全面にゲート絶
縁膜16を形成した後、該ゲート絶縁膜16上に例えばアル
ミニウムからなるゲート電極17を選択的に形成する（同
図（Ｃ）図示）。ひきつづき、全面に層間絶縁膜18を堆
積した後、前記ソース領域14、ドレイン領域15上のゲー
ト絶縁膜16及び層間絶縁膜18にコンタクトホールを夫々
開孔し、更に該層間絶縁膜18上に該コンタクトホールを
通して前記ソース領域14、ドレイン領域15と接続する配
線19、20を形成して薄膜トランジスタを完成する（同図
（Ｄ）図示）。
大部分が前記多結晶シリコン膜12上に積層されたソース
領域14及びドレイン領域15を形成する。つづいて、プラ
ズマCVD法やスパッタリング法等により全面にゲート絶
縁膜16を形成した後、該ゲート絶縁膜16上に例えばアル
ミニウムからなるゲート電極17を選択的に形成する（同
図（Ｃ）図示）。ひきつづき、全面に層間絶縁膜18を堆
積した後、前記ソース領域14、ドレイン領域15上のゲー
ト絶縁膜16及び層間絶縁膜18にコンタクトホールを夫々
開孔し、更に該層間絶縁膜18上に該コンタクトホールを
通して前記ソース領域14、ドレイン領域15と接続する配
線19、20を形成して薄膜トランジスタを完成する（同図
（Ｄ）図示）。
本実施例１の薄膜トランジスタの製造方法によれば、
ソース・ドレイン領域14、15に微結晶シリコン膜を用い
たため、ソース・ドレイン領域14、15の形成が300℃の
低温で行なうことができ、安価なガラス基板11を使用す
ることができる。
ソース・ドレイン領域14、15に微結晶シリコン膜を用い
たため、ソース・ドレイン領域14、15の形成が300℃の
低温で行なうことができ、安価なガラス基板11を使用す
ることができる。
また、本実施例１により製造された薄膜トランジスタ
はソース・ドレイン領域14、15が300℃で形成された微
結晶シリコン膜からなるため、それらの抵抗率が0.1Ωc
mであり、ソース・ドレイン領域14、15の抵抗値が１μ
ｍゲート幅あたり約50KΩと低くできる。このため、１
μｍゲート幅あたりのチャンネル抵抗が約500KΩである
通常の多結晶シリコン薄膜トランジスタにおいてはソー
ス・ドレイン領域の電気抵抗の影響がないことから、微
結晶シリコン膜をソース・ドレイン領域として充分に使
用でき、本発明による薄膜トランジスタの特性低下はな
い。事実、本実施例１における薄膜トランジスタは第３
図に示すように良好なドレイン電圧−ドレイン電流特性
が得られた。
はソース・ドレイン領域14、15が300℃で形成された微
結晶シリコン膜からなるため、それらの抵抗率が0.1Ωc
mであり、ソース・ドレイン領域14、15の抵抗値が１μ
ｍゲート幅あたり約50KΩと低くできる。このため、１
μｍゲート幅あたりのチャンネル抵抗が約500KΩである
通常の多結晶シリコン薄膜トランジスタにおいてはソー
ス・ドレイン領域の電気抵抗の影響がないことから、微
結晶シリコン膜をソース・ドレイン領域として充分に使
用でき、本発明による薄膜トランジスタの特性低下はな
い。事実、本実施例１における薄膜トランジスタは第３
図に示すように良好なドレイン電圧−ドレイン電流特性
が得られた。
実施例２ まず、第２図（Ａ）に示すように絶縁基板21に減圧CV
D法等の方法により多結晶シリコン膜22を形成した後、
該多結晶シリコン膜22上にシリコン酸化膜23を選択的に
形成する。つづいて、例えばプラズマCVD法により500sc
cmの10％水素希釈シランガスと20sccmの１％水素希釈フ
ォスフィンガスを原料ガスとして300℃、高周波電力0.3
W/cm2、圧力1torrの条件下でシリコン膜を堆積する。こ
の時、同図（Ｂ）に示すように多結晶シリコン膜22上に
はリンがドープされた微結晶シリコン膜24が形成され、
ガラス基板21及びシリコン酸化膜23上にはアモルファス
シリコン膜25が形成される。次いで、例えばフッ酸と硝
酸と酢酸の混液、水酸化カリウム溶液、又はフッ酸と重
クロム酸カリウムの混液で処理する。この時、同図
（Ｃ）に示すようにアモルファスシリコン膜25のみが選
択的に除去され、残存した低抵抗の微結晶シリコンから
なるソース領域26、ドレイン領域27が形成される。
D法等の方法により多結晶シリコン膜22を形成した後、
該多結晶シリコン膜22上にシリコン酸化膜23を選択的に
形成する。つづいて、例えばプラズマCVD法により500sc
cmの10％水素希釈シランガスと20sccmの１％水素希釈フ
ォスフィンガスを原料ガスとして300℃、高周波電力0.3
W/cm2、圧力1torrの条件下でシリコン膜を堆積する。こ
の時、同図（Ｂ）に示すように多結晶シリコン膜22上に
はリンがドープされた微結晶シリコン膜24が形成され、
ガラス基板21及びシリコン酸化膜23上にはアモルファス
シリコン膜25が形成される。次いで、例えばフッ酸と硝
酸と酢酸の混液、水酸化カリウム溶液、又はフッ酸と重
クロム酸カリウムの混液で処理する。この時、同図
（Ｃ）に示すようにアモルファスシリコン膜25のみが選
択的に除去され、残存した低抵抗の微結晶シリコンから
なるソース領域26、ドレイン領域27が形成される。
本実施例２によれば、実施例１のように微結晶シリコ
ンからなるソース・ドレイン領域を形成するためのレジ
スト塗布、露光、現像、レジスト除去を行なうパターニ
ング工程が不要となる。また、シリコン酸化膜23をゲー
ト絶縁膜として用いれば該ゲート絶縁膜に対してソース
・ドレイン領域26、27を自己整合で形成できる。
ンからなるソース・ドレイン領域を形成するためのレジ
スト塗布、露光、現像、レジスト除去を行なうパターニ
ング工程が不要となる。また、シリコン酸化膜23をゲー
ト絶縁膜として用いれば該ゲート絶縁膜に対してソース
・ドレイン領域26、27を自己整合で形成できる。
なお、上記実施例では微結晶シリコン膜を低抵抗化す
るために不純物源としてフォスフィンを用いたが、これ
に限定されない。例えば、リンの水素化物、ボロンの水
素化物、砒素の水素化物を用いてもよい。
るために不純物源としてフォスフィンを用いたが、これ
に限定されない。例えば、リンの水素化物、ボロンの水
素化物、砒素の水素化物を用いてもよい。
上記実施例１では、微結晶シリコン膜をプラズマCVD
法により堆積したが、これに限定されない。例えば光CV
D法によっても600℃以下の温度で微結晶シリコン膜を形
成することができる。
法により堆積したが、これに限定されない。例えば光CV
D法によっても600℃以下の温度で微結晶シリコン膜を形
成することができる。
上記実施例２では、多結晶シリコン膜上に微結晶シリ
コン膜を形成し、ガラス基板上にアモルファスシリコン
膜を形成するために上記条件下でのプラズマCVD法によ
り行なったが、ガラス基板上にアモルファスシリコンを
形成できるほとんどの条件で多結晶シリコン膜上に微結
晶シリコン膜の堆積を行なうことができる。
コン膜を形成し、ガラス基板上にアモルファスシリコン
膜を形成するために上記条件下でのプラズマCVD法によ
り行なったが、ガラス基板上にアモルファスシリコンを
形成できるほとんどの条件で多結晶シリコン膜上に微結
晶シリコン膜の堆積を行なうことができる。
［発明の効果］ 以上詳述した如く、本発明によれば600℃以下の低温
工程でソース・ドレイン領域を形成でき、安価なガラス
基板を用いて良好な電気的特性を有する薄膜トランジス
タを実現でき、更に安価なガラス基板を備え、良好な電
気的特性を有する薄膜トランジスタを簡単な工程により
製造できる等顕著な効果を奏する。
工程でソース・ドレイン領域を形成でき、安価なガラス
基板を用いて良好な電気的特性を有する薄膜トランジス
タを実現でき、更に安価なガラス基板を備え、良好な電
気的特性を有する薄膜トランジスタを簡単な工程により
製造できる等顕著な効果を奏する。
第１図（Ａ）〜（Ｄ）は本発明の実施例１における薄膜
トランジスタの製造工程を示す断面図、第２図（Ａ）〜
（Ｃ）は本発明の実施例２におけるソース・ドレイン領
域の形成工程を示す断面図、第３図は実施例１により製
造された薄膜トランジスタのドレイン電圧−ドレイン電
流特性図、第４図（Ａ）〜（Ｄ）は従来の薄膜トランジ
スタの製造工程を示す断面図である。 11、12……ガラス基板、12、22……多結晶シリコン膜、
13、24……微結晶シリコン膜、14、26……ソース領域、
15、27……ドレイン領域、16……ゲート絶縁膜、17……
ゲート電極、23……シリコン酸化膜、25……アモルファ
スシリコン膜。
トランジスタの製造工程を示す断面図、第２図（Ａ）〜
（Ｃ）は本発明の実施例２におけるソース・ドレイン領
域の形成工程を示す断面図、第３図は実施例１により製
造された薄膜トランジスタのドレイン電圧−ドレイン電
流特性図、第４図（Ａ）〜（Ｄ）は従来の薄膜トランジ
スタの製造工程を示す断面図である。 11、12……ガラス基板、12、22……多結晶シリコン膜、
13、24……微結晶シリコン膜、14、26……ソース領域、
15、27……ドレイン領域、16……ゲート絶縁膜、17……
ゲート電極、23……シリコン酸化膜、25……アモルファ
スシリコン膜。
Claims (2)
- 【請求項１】半導体薄膜として多結晶シリコン膜を用い
た薄膜トランジスタにおいて、ソース・ドレイン領域が
前記多結晶シリコン膜上に積層され、かつｎ型又はｐ型
不純物を含むことにより低抵抗化された微結晶シリコン
膜よりなることを特徴とする薄膜トランジスタ。 - 【請求項２】半導体薄膜として多結晶シリコン膜を用い
た薄膜トランジスタの製造において、シランガスの分解
により前記多結晶シリコン膜の少なくともソース・ドレ
イン形成予定部上にｎ型又はｐ型不純物を含むことによ
り低抵抗化された微結晶シリコン膜を、前記多結晶シリ
コン膜以外にアモルファスシリコン膜を同時に堆積する
工程と、このアモルファスシリコン膜を選択的に除去す
ることにより前記多結晶シリコン膜上に微結晶シリコン
膜を残存させてソース・ドレイン領域を形成する工程と
を具備したことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19962187A JP2501451B2 (ja) | 1987-08-10 | 1987-08-10 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19962187A JP2501451B2 (ja) | 1987-08-10 | 1987-08-10 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442864A JPS6442864A (en) | 1989-02-15 |
| JP2501451B2 true JP2501451B2 (ja) | 1996-05-29 |
Family
ID=16410895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19962187A Expired - Fee Related JP2501451B2 (ja) | 1987-08-10 | 1987-08-10 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501451B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69125886T2 (de) | 1990-05-29 | 1997-11-20 | Semiconductor Energy Lab | Dünnfilmtransistoren |
| CN104538429B (zh) * | 2014-12-26 | 2019-07-02 | 深圳市华星光电技术有限公司 | Amoled背板的制作方法及其结构 |
-
1987
- 1987-08-10 JP JP19962187A patent/JP2501451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442864A (en) | 1989-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3402380B2 (ja) | 半導体回路およびその作製方法 | |
| JPH03292741A (ja) | 半導体装置の製造方法 | |
| JP3587867B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS63200572A (ja) | 薄膜半導体装置の製造方法 | |
| JPH0746728B2 (ja) | 半導体装置の製造方法 | |
| JP2501451B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100317640B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JPH05243575A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100470021B1 (ko) | 실리콘 결정화 방법과 박막트랜지스터 제조방법 | |
| JP2613403B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2987987B2 (ja) | 結晶半導体薄膜の形成方法並びに薄膜トランジスタの製造方法 | |
| JPS63250178A (ja) | 薄膜半導体装置の製造方法 | |
| JP2874062B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100317636B1 (ko) | 박막트랜지스터의 반도체층 및 그 제조방법 | |
| KR100447893B1 (ko) | 박막 트랜지스터 제조방법 | |
| JPH02189935A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6156461A (ja) | 絶縁層上のｍｉｓ型電界効果トランジスタ及びその製造方法 | |
| JP2635086B2 (ja) | 半導体装置の製造方法 | |
| KR100709282B1 (ko) | 박막 트랜지스터 및 제조 방법 | |
| JP3049806B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH04286335A (ja) | 薄膜半導体装置の製造方法 | |
| JP2006032542A (ja) | 半導体装置の製造方法 | |
| JP2919583B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0536911A (ja) | ３次元回路素子およびその製造方法 | |
| JPH0542137B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |