JPS63250178A - 薄膜半導体装置の製造方法 - Google Patents

薄膜半導体装置の製造方法

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JPS63250178A
JPS63250178A JP8537887A JP8537887A JPS63250178A JP S63250178 A JPS63250178 A JP S63250178A JP 8537887 A JP8537887 A JP 8537887A JP 8537887 A JP8537887 A JP 8537887A JP S63250178 A JPS63250178 A JP S63250178A
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JP
Japan
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semiconductor film
annealing
film
oxygen
recrystallization
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JP8537887A
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English (en)
Inventor
Nobuhiro Shimizu
信宏 清水
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、地縁物上に薄膜トランジスタ(TPT)を装
作する方法に関する。
〔発明の1既嬰〕 本発明は、絶縁物上にTPTをビームアニールにより製
作する工程において、ゲート絶縁膜堆積前に、酸素雰囲
気中でアニールをすることにより、フラントバンド電圧
(V□)を改善できるようにしたものである。
〔従来の技術〕
従来、ゲート絶縁nり堆積前に酸素雰囲気中でのアニー
ルを行わなかった。
〔発明が解決しようとする問題点〕
第3図(blの!。−vG特性に示すように、従来の方
法では、V□〈OとなりV。=Ovでのリーク電流が大
きくなってしまう。
〔作用〕
ゲート絶縁膜堆積前に、酸素雰囲気中でアニールするこ
とにより、ゲート絶縁膜と再結晶半導体膜との界面が改
善され、■、も改善される。
〔実施例〕
以下、図面によって本発明を説明する。第1図fat〜
id+は、本発明の第1実施例の工程を説明するための
断面図である。
第1図+a+は絶縁基板1上に半導体膜2を堆積し、ビ
ームエネルギー3でアニールする工程である。
絶縁基板1の例としては、石英や無アルカリガラスやア
ルカリなどの不純物を含んだガラスの表面に絶縁物をコ
ートしてガラスからの不純物の拡散を防止したものなど
がある。ここでは、550℃のプロセスが使用可能な無
アルカリガラス基板を使用する。次に半導体膜2の例は
、多種の膜と多数の堆積方法があるが、ここではアモル
ファスシリコン(a−si)をプラズマCVD法で堆積
する方法について説明する。堆積温度は、室温から約4
00℃の間に設定し、原料ガスは主にシラン(SiHn
)やジシラン(SizH6)又は、ジボラン(B2H2
)を0.5ppmから5 ppm  ドープしたガスを
使用する。又、膜厚は1000人がら3000人の間に
設定するが、ここでは2700人にする。
次に半導体膜2をビームエネルギー3でアニー/l/ 
スる例について説明する。アニール方法には、レーザや
電子ビーム又はランプやヒータなどを用いた多数のエネ
ルギー源があるが、ここではArレーザを使用してアニ
ールする方法を述べる。
一般にプラズマCVD法により堆積したa−siには膜
中に水素ガスが含まれているため、このガスを除去する
プレアニールを行うことで後述の再結晶アニール後の結
晶性が良くなる。プレアニール方法はa−Si中の水素
ガスが約500 ゛c以上で除去できることが知られて
おり、この温度以上まで上界できるアニール方法であれ
ばどの方法でも可能である。例としては真空または窒素
や不活性ガス雰囲気中で、a−siが/8融しない程度
のx ネルキー密rtでArレーザのビームエネルギー
3を定食させて行うことができる。又、窒素雰囲気で5
50℃、1時間行っても十分である。°続いて再結晶ア
ニールを行う。前記プレアニールと同様に、真空または
窒素や不活性ガス雰囲気でArレーザを使って、水素を
除去したa−siが溶融するエネルギー密度でビームエ
ネルギー3を走査させる。この結果、半導体膜2は結晶
化して再結晶半導体膜21となる。
第1図fblは、再結晶半導体膜21上に、比抵抗O0
IΩcI!+以下の低抵抗半導体膜4を堆積して、ソー
スとドレイン領域の低抵抗半導体膜4のみをエツチング
で残し、ビームアニールにより活性化する工程である。
低抵抗半導体膜4の例は、NチャネルTPTを製作する
場合には、N型の不純物を添加して、PチャネルTPT
を製作する場合には、P型の不純物を添加する。ここで
はNチャネルTPTについて説明する。堆積方法は、各
種CVD法、スパッタ法があるが、プラズマCVD法で
N゛a−3iを堆積する方法について説明する。堆積温
度は、室温から約400℃の間で原料ガスはSiH,に
0.1%から1%のホスフィン(PHI)を添加して、
0.02μmから0.1 μmの間で堆積する。
又、P”a−3iの場合には、5iH−にジボラン(B
2H6)を添加して堆積する。次にフォトリソ技術によ
り、ソースとドレイン部分のみ残して他をエツチングし
て除去する。エツチング方法は、ドライエッチでもウェ
ットエッチでもよいが、47ノ化メタン(CF、)と酸
素(02)との混合ガスによるプラズマエッチで容易に
できる。次にビームエネルギー3で低抵抗半導体膜4を
活性化し、より低抵抗化して、コンタクトを良好にする
第1図(C)゛は、フォトリソ技術により再結晶半導体
膜21をエツチングして素子分離を行い、酸素5雰囲気
中でアニールを行う工程である。エツチング例は、前述
のプラズマエツチングにより容易にできる。酸素アニー
ルは400℃〜600℃で30分以上行えばよく、−例
としては550℃で1時間アニールすれば十分である。
この酸素アニールにより、再結晶半導体膜21のチャネ
ル部表面が薄く酸化されて、チャネル部の界面が改善さ
れる。
第1図(dlは、ゲート絶縁膜6を堆積し、ソースとド
レインのコンタクトホールをフォトリソ技術で形成した
後、ゲート電極7.ソース電極8.ドレイン電極9を形
成する工程である。ゲート絶縁膜6は、各種CVD法、
スパッタ法なとで、シリコ7H化膜(SiOx)やシリ
コン窒化11!2(SiNx)などが堆積できる。ここ
では、SiOxをプラズマCVD法で堆積する方法にフ
いて説明する。堆積温度は室温から300°Cの間で、
原料ガスは5iHaとN、Oを主に使う。膜厚は、50
0人から3000人の間で堆積する。堆積後、窒素雰囲
気中で550℃、1時間のアニールを行い、ゲート絶縁
膜の膜質を向上させる。次にソースとドレイン部分のコ
ンタクトホールは、フォトリソ技術により形成した後、
ゲート電極7.ソース電極8.ドレイン電極9を堆積す
る。堆積方法は、スパッタや蒸着法があり、材料もAf
f−3i、Mo−3i。
W−3iなどの金属シリサイドがあ、る。−例としては
、マグネトロンスパッタ法で八〇−3tを0゜5μmか
ら1μmで堆積する。
第3図1al〜(d)は、本発明の第2実施例の工程を
示す断面図である。第1実施例との違いは、ソース止ド
レインの低JTI抗りj域41をイオン注入で製作する
点である。−例としては、NチャネルT F Tを製作
する場合に、第2図(b)に示すようにリン(P)のイ
オン注入により、低抵抗領域41を形成する。他の工程
は、第1実施例と同じであるつC発明の効果〕 本発明は、ゲート絶縁Ilり6を堆積する前に、酸素ア
ニールを行うことにより、チャネル部の界面が改善され
る。その効果は、第3図1al、 fblに示すTFT
のr’、−v、特性かられかる。第3図fb)は、酸素
アニールを行わない従来の方法で、v、fi<。
となって、Vc=0でのIDが10−’八と大きくなっ
ている。酸素アニールを行った木兇明の工程による特性
は第3図(alに示すようにvF、l<Oとなり、■、
=0での【Dが10−目へと小さくなり、良い特性を示
している。
【図面の簡単な説明】
第td(a+〜(d+は本発明の第1実施例の工程を示
す断面図、第2図(8)〜(d+は本発明の第2実施例
の工程を示す断面図、第3図1al、 (blは本発明
と従来の工程によるTPTの特性を説明するための図面
である。 1・・・絶縁基板 2・・・半導体膜 3・・・ビームエネルギー 4・・・低抵抗半導体膜 5・・・酸素 6 ・ ・ ・ゲート1色縁膜 7・・・ゲート電極 8・・・ソース電極 9・・・ドレイン電極 21・・・再結晶半導体膜 41・・・低抵抗領域 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上   ′!jj(他1名)−−
■ト ↓     ↓     ト3し゛−ムエ子ルキ゛′−
茅2 図 <a)i−茫明1こよる特4生の1先組図恨作した千F
丁(7)IC)−V(を燗ト)亜区第3図

Claims (1)

  1. 【特許請求の範囲】 次の(a)〜(d)からなる薄膜半導体装置の製造方法
    。 (a)絶縁基板上に、非晶質または多結晶の半導体膜を
    堆積した後、ビームエネルギーで前記半導体膜をアニー
    ルして、再結晶半導体膜にする工程。 (b)前記再結晶半導体膜上に、比抵抗0.1Ωcm以
    下の低抵抗半導体膜を堆積して、ソースとドレイン領域
    のみ残して、他をエッチングした後、ビームエネルギー
    により、前記低抵抗半導体膜を活性化して、さらに低抵
    抗にする工程。 (c)素子を分離するために、前記再結晶半導体膜を島
    状にエッチングして、酸素雰囲気中で400℃〜600
    ℃で30分以上アニールする工程。 (d)前記酸素アニール後、ゲート絶縁膜を堆積した後
    、ソースとドレイン領域に、コンタクトホールを形成し
    て、ゲート電極、ソース電極、ドレイン電極を製作する
    工程。
JP8537887A 1987-04-07 1987-04-07 薄膜半導体装置の製造方法 Pending JPS63250178A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02234418A (ja) * 1989-03-07 1990-09-17 Nec Corp エピタキシャルウェハーの製造方法
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