JPS63174366A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の実施例（１）におけるバイポーラトランジスタ
の製造方法の工程模式図 （第１図） 本発明の実施例（２）におけるバイポーラトランジスタ
の製造方法の工程模式図 （第２図） 本発明の実施例（３）におけるＭＯＳＦＥＴの製造方法
の模式図　　　（第３図）従来例におけるバイポーラト
ランジスタの製造方法の工程模式図　　　く第４図）発
明の効果 〔イ既要〕 シリコン基板上の絶縁１１１層の開口に第１の選択エピ
タキシャル成長を行い、ついで絶縁膜層を薄（しエピタ
キシャル層の側面一部を露出し、この露出側面以外は非
核膜層で覆い第２の選択エピタキシャル成長を横方向に
成長せしめ、絶縁膜を単結晶中に完全に埋め込む構造の
平坦な表面をもつ基板を形成し、第１のエピタキシャル
層領域を活性領域にし、第２のエピタキシャル層領域を
を引き出し電極とするトランジスタの形成方法で、これ
により高集積化とマスク合わせを容易にする。

〔産業上の利用分野〕

本発明はトランジスタの製造方法に係わり、詳しくは活
性領域と引き出し電極が同一高さ表面をもつトランジス
タの製造方法に関する。

エビ・ポリ成長、即ちＳｉ単結晶表面上には単結晶のエ
ピタキシャル層を成長せしめ、絶縁膜層上にはポリシリ
コン層を形成し、そのエピタキシャル層領域を活性領域
とし、ポリシリコンＮＳＲ域をベース引き出し電極とす
るバイポーラトランジスタ、或いはポリシリコン層領域
をソース、ドレインの引き出し電極とするＭＯＳＦＥＴ
が、寄生容量が小さく出来る、引き出し抵抗が小さく出
来るので高速化が可能となることにより、近年注目され
るようになっている。

然しなから、エビ・ポリ成長法によるものは、表面に大
きな凹凸が形成され、マスク合わせが困難であること、
絶縁膜層のエピタキシャル層形成用の開口に比し実質的
な活性領域が狭（なり、微細化に不利であると云う欠点
を有し、これの改善が望まれている。

〔従来の技術〕

第４図（ａ）〜（ｇ）は従来例におけるバイポーラトラ
ンジスタの製造方法の工程模式図である。

第４図（ａ）は絶縁膜層に開口を形成し、エピタキシャ
ル成長を行った状態を示す。

Ｎ型シリコン（Ｓｔ）　基板３１の表面にシリコン酸化
膜（ＳｉＯ□膜）層３２を厚さ約５０００人形成し、こ
れに開口３３の窓開けをする。

ついで、５ｉ）１４（モノシラン）ガスを用いて厚さ約
５０００人のＳｉのエビ、・ポリ成長を行う。

これにより、Ｓｉ基板１のＳｉ露出表面上には基板と同
じ結晶方向をもつＳｉ単結晶のＳｉエピタキシャル層３
５が形成され、絶縁膜層のＳｉＯ□膜層３２の表面上に
はポリシリコン［３４が形成される。

また、このエビ・ポリ層には、エピタキシャル成長中或
いは後に、低濃度のＮ型不純物をドープする。

開口３５の内部ではＳｉ基Ｆｉ１のＳｉ露出表面とＳｉ
Ｏ□膜層３２の開口側壁面は直角であるため、Ｓｉエピ
タキシャル層３５とポリシリコン層３４との境界は略４
５°位の傾斜をもったものとなる。従ヮて、Ｓｉエピタ
キシャル層３５は、上層では開口３３よりも可成り幅狭
いものとなる。

第４図（ｂ）は窒化膜をマスクにしてＢ゛イオン注入行
った状態を示す。

窒化シリコン膜（５ｉＪ４膜）３６をＣＶＤ法で厚さ約
５０００被着、ついで、開口３３の上部のみを被覆する
ようバターニングする。

露出ポリシリコン層３４にボロン（Ｂ９）のイオン注入
を行う。

第４図（ｃ）はポリシリコン層上のＳｉＯ□膜層に側壁
銭形成用の開口を形成し、ベース形成用Ｂ゛イオンの注
入をした状態を示す。

Ｓｉ：＋Ｌ膜を熱燐酸でエツチング除去し、ＳｉＯ２膜
層３７をＣＶＤ法で厚さ約５０００大破着形成する。つ
いで、開口３３よりも小さい開口の開口３８を、ＳｉＯ
□膜層３７に形成する。

ついで、ベース領域４１形成用の８１イオン注入を行う
。

第４図（ｄ）は側壁残影成用ＳｉＯ□膜層を被着した状
態を示す。

５ｉｎ２膜層３９をＣＶＤ法で厚さ約２０００人、全面
に被着する。

第４図（ｅ）はＳｉＯ□膜の側壁残を形成し、ベース形
成用の開口を窓開けした状態を示す。

ＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎ
ｇ）による異方性エツチングで５ｉｎ２膜層３９を約２
０００人エツチングする。これにより、５１０Ｚ膜［３
９は開口４０の側壁面部のＳｉＯ□膜側壁残３９Ａを残
して他は除去され、この結果開口４０の底面において、
ＳｉエピタキシャルＮ３５の面が表出する。

異方性エツチングはＩＦ、（）リフロロメタン）ガスを
用い、圧力、Ｉ　Ｔｏｒｒで行う。

第４図（ｆ）はポリシリコン層を被着しエミッタ領域を
形成した状態を示す。

ノンドープのポリシリコン層４２をＣＶＤ法で１０００
人の厚さ被着し、これにＡｓ”イオン注入をする。

又、これはＡｓをドープしながらポリシリコン成長を行
う方法によって形成してもよい。

熱処理して、ベース領域４１中に不純物のＡｓを拡散し
エミッタ領域４３を形成する。

−また、種々の熱処理によりポリシリコン層３４中にイ
オン注入されたＢ“イオンはポリシリコン中は速い速度
で拡散して、エピタキシャル層３５とポリシリコン層３
４の境界まで達し、更にエピタキシャル層３５Ｍ域内に
入り、最終的にはここにＰＮ接合を形成するようになる
。

第４図（ｇ）は電極を形成した状態を示す。

アルミニウム（Ａ１）を約１μｍ被着し、パターニング
してエミッタ電極４４を形成する。

また、図示しない領域にコレクタ電極、ベース電極が形
成される。

かくして、ＮＰＮ型バイポーラトランジスタが形成され
る。

然しなから、このトランジスタの製造方法によるものは
、Ｓｉ基板上にエビ・ポリ成長を行うときのＳｉｎｇ膜
層への開口の大きさに比してエピタキシャル層の表面部
面積が小さくなるため、エミッタの形成出来る実質的な
活性領域が狭くなり、微細化或いは集積度向上のために
不利である。更に、表面の凹凸が大きいのでマスク合わ
せ困難性が大である。

〔発明が解決しようとする問題点〕 Ｓｉ基板上の５ｉｎ２膜層の開口に比べて、トランジス
タ形成の出来る実質的活性領域が狭くなるのを防止し、
また表面凹凸を少なくしてマスク合わせを容易にする。

〔問題点を解決するための手段〕

上記問題点の解決は、シリコン基板上の絶縁膜層の開口
に、選択エピタキシャル成長により第１エピタキシャル
層を形成する工程と、この第１エピタキシャル層の上層
に、エピタキシャル成長時成長核とならない材料よりな
る非核膜層を形成する工程と、前記絶縁膜層の膜厚を薄
くして前記第１エピタキシャル層の側面を露出し、エピ
タキシャル側面表出部を形成する工程と、この薄くした
絶縁膜層の上層を非核膜層で形成する工程と、前記エピ
タキシャル側面表出部を核として、絶縁膜層上の非核膜
層の上に、第２エピタキシャル層を横方向に均一厚さに
選択成長せしめる工程と、前記第１エピタキシャル層を
トランジスタの活性領域とし、前記第２エピタキシャル
層を引き出し電極に形成する工程とを有する本発明の半
導体装置の製造方法により達成される。

特に前記非核膜層を酸化シリコン、窒化シリコン、アル
ミナ、高融点金属のシリサイドのうちの一つとすること
により本発明は容易に実施することが出来る。

〔作用〕

Ｓｉ基板上の絶縁膜層に開口を形成した後、第１のエピ
タキシャル層の選択成長を行い、ついで、絶縁膜層の厚
さを１（シてエピタキシャル層の側面の一部を露出した
後、この露出側面部以外には非核膜層を形成する。つい
で、前記露出側面部を単結晶成長核として横方向に均一
厚さで成長する第２のエピタキシャル層の選択成長を行
い、絶縁膜を単結晶の中に完全に埋め込んだ、且つ表面
が平坦な構造の基板を得る。これにより、第１のエピタ
キシャル層は活性領域に、第２のエピタキシャル層は引
き出し電極とする構造のトランジスタを形成することが
出来る。

即ち、絶縁膜層の開口と等しい面積をもつエピタキシャ
ル層表面を得ることが出来、このため、エミッタの形成
出来る面積も増加する。又、平坦な表面を得ることが出
来るので、マスク合わせも容易となる。

〔実施例〕

第１図（ａ）〜（ｅ）は本発明の実施例（１）における
バイポーラトランジスタの製造方法の工程模式図である
。

第１図（ａ）はＳｉ基板上の絶縁膜層開口に第１エピタ
キシャル層を選択成長した状態を示す。

この図において、Ｎ型の（１００）、または（１１１）
の面方向をもつＳｉ基板１の表面上に次の２Ｎよりなる
絶縁膜層２を順次形成する。

まず、酸化シリコン膜（ＳｉＯｘ膜）２−１を厚さ約８
０００人を形成し、続いて窒化シリコン膜（５ｉＪ４膜
））２−２を厚さ約３０００人被着する。

ついで、フォトレジストをマスクにし、ＲＩＥ（反応性
イオンエツチング）による異方性エツチングを行い絶縁
膜層２に開口４を形成し、Ｓｉ基板面１を表出せしめる
。

この異方性エツチングはＣＨＦ３＋　ＣＦ４ガスを用い
て行う。

ついで、５ｉＨｚＣ１□＋Ｈ２＋ＨＣｌガスの中にＮ型
の不純物ドーパントを添加して、圧力５０　Ｔｏｒｒ、
９００℃で絶縁膜層２と略同−高さとするように、厚さ
約１μｍの第１エピタキシャル層５をＳｉ車結晶露出面
上に成長させる。

第１図（ｂ）はエピタキシャル層上層を酸化した状態を
示す。

熱酸化してエピタキシャル層の上層に厚さ約６０００人
のＳｉｎ、膜６を形成する。このとき、ＳｉＯ□膜６の
下には厚さ約７０００人の第１エピタキシャル層５が残
存する。

第１図（ｃ）は絶縁膜層の厚さを、エツチングで薄（シ
エビタキシャル層の側面の一部を露出せしめた状態を示
す この図において、まずＳｉ３Ｎ４膜２−２を熱燐酸でエ
ツチング除去し、ついでＲＩＥによる異方性エツチング
をＣＨＦ３　＋　ＣＦ４ガスを用−いて行い、ＳｉＯ□
膜２−１およびＳｉＯ□膜６を共に約４０００人除去す
る。

これにより、第１エピタキシャル層５の上部には厚さ約
２０００人のＳｉＯ□膜６が残り、ＳｉＯ□膜２−１は
約２０００人残る。従って、第１エピタキシャル層５の
側面が約３０００人、露出した状態となり、エピタキシ
ャル側面表出部１５が形成される。ここで、エツチング
で残ったＳｉＯ□膜の２−１及び６は、次の工程の第２
のエピタキシャル選択成長時、成長の核とならないもの
で、非核膜Ｎ３となるものである。

第１図（ｄ）は第２エピタキシャル層の選択成長をした
状態を示す。

５ｉＨｔ　＋　ＨＣＩガスで、常圧でエピタキシャル成
長を行うと、エピタキシャル層はエピタキシャル側面表
出部１５を成長核として、５ｉＯｚ膜２−１上に略均−
厚さに横方向に成長し第２エピタキシャル層７を形成す
る。この第２エピタキシャル層には不純物としてボロン
（Ｂ）をドーパントとして添加しておく。

また、この第２エピタキシャル選択成長をガス：５ｉＨ
２Ｃ１２＋Ｈ２、圧カニ　２０　Ｔｏｒｒ　、不純物と
してＢをドープして行うことが出来る。但し、この時は
、Ｓｉ基板は（１００）面のものを使用し、エピタキシ
ャル側面表出部１５の面方位も（１００）に形成してお
（必要がある。

第１図（ｅ）はベース、エミッタ領域を形成し、夫々の
電極も形成した状態を示す。

この図において、第１エピタキシャル層５上のＳｉＯ□
膜６をＨＦ系エツチング液で除去し、ベース領域形成用
のＢ゛イオン注入行う。ＳｉＯ□膜８を形成し、これに
エミッタコンタクト用、コレクタコンタクト用の開口を
設け、Ａｓ”イオンをドーブしたポリシリコンＮ９を厚
さ約１０００人着着する。後、熱処理してベース領域１
２、エミッタ領域１３を形成する。

ついで、アルミニウムのエミッタ電極、ベース電極、コ
レクタ電極を形成する。

このようにして、本発明の実施例（１）のＮＰＮ型バイ
ポーラトランジスタが形成される。

このような製造方法によると、Ｓｉ基板上の絶縁膜層の
ＳｉＯ□膜の開口と同じ広さをもつ第１エピタキシャル
層の上層をエミッタ領域を形成する活性領域とすること
が出来、また、ベース引き出し領域の第２エピタキシャ
ル層は第１エピタキシャル層の側面より引き出している
。これにより絶縁膜層開口に比してエミッタ面積を大き
く出来、集積度を上げることが可能となる。又不純物含
有第２エピタキシャル層７は第１エピタキシャル層５の
際まで高濃度に不純物を含むので、ベース引き出し抵抗
を小さく出来、更に、ベース引き出し電極の下は絶縁膜
層となっていて、ベース、コレクタの接合面積を小さく
出来、寄生容量を小となし得るのでスイッチング速度を
向上させることが出来る。この第２エピタキシャル層の
結晶性は、あまり良くな（ても、ベース引き出し電極と
しているのでトランジスタ特性には余り影響しない。

また、表面が平坦となるのでマスク合わせが容易となり
歩留り向上が可能となる。

第２図（ａ）〜（ｄ）は本発明の実施例（２）における
バイポーラトランジスタの製造方法の工程模式図である
。

第２図（ａ）はＳｉ基板上に絶縁膜層に開口を形成した
状態を示す。

第２図（ａ）はＳｉ基板上の絶縁膜層開口に第１エピタ
キシャル層を選択成長した状態を示す。

この図において、Ｎ型の（１００）　、または（１１１
）の面方向をもつＳｉ基板１の表面上に絶縁膜層のＳｉ
Ｏ□膜２を厚さ約ａｏｏｏ人形成する。

ついで、フォトレジストをマスクにし、ＲＩＥ（反応性
イオンエツチング）による異方性エツチングを行い絶縁
膜層２に開口４を形成し、Ｓｉ基板面１を表出せしめる
。

この異方性エツチングはＣＨＦ３＋　ＣＦ４ガスを用い
て行う。

ついで、５ｉＨ２Ｃ１ｚ　＋）Ｉｚ　＋　ＨＣＩガスの
中にＮ型の不純物ドーパントを添加して、圧力５０　Ｔ
ｏｒｒ、９００°ＣでＳｉＯ□膜２と略同−高さとする
ように、厚さ約８０００人の第１エピタキシャル層５を
Ｓｉ単結晶露出面上に成長させる。

第２図（ｂ）はエピタキシャル層周囲ＳｉＯ□膜を薄く
した状態を示す。

ガスとしてＣＦ２．＋ＣＨｈを用いてＲＩＥ異方性エツ
チングを行い、ＳｉＯ□膜２を約５０００人エツチング
除去する。これにより、第１エピタキシャル層５の側面
にエピタキシャル側面表出部１５を高さ約５０００人形
成する。

第２図（ｃ）は非核膜層を水平面部のみに形成する。

この図において、非核膜層としてＳｉＯ□膜３を上方よ
りスパッタリング法で被覆し、水平面部には厚さ約１０
００人着け、垂直面であるエピタキシャル側面表出部１
５には殆ど着かないように形成する。

第２図（ｄ）は第２エピタキシャル層の選択成長をした
状態を示す。

ＳｉＨ，、＋ＨＣｌガスで、常圧でエピタキシャル成長
を行うと、エピタキシャル層はエピタキシャル側面表出
部１５を成長核として、ＳｉＯ□膜２上の非核膜層のＳ
ｉＯ□膜３上に略均−厚さに横方向に成長し第２エピタ
キシャル層７を形成する。この第２エピタキシャル層に
は不純物としてボロン（Ｂ）をドーパントとして添加し
ておく。

この後の工程は、第１図（ｅ）に示すものと全く同様な
工程で進めることが出来る。

このとき、　この非核膜Ｎ３としては、５ｉ（ｈ膜の他
に、５ｉＪａ膜、アルミナ、高融点金属のシリサイド、
即ちＭＯｌ：Ｔｉ、　Ｔａｓ　Ｗ等のシリサイドのうち
の一つを用いても、横方向にのみエピタキシャル成長す
る選択成長を得ることが出来る。

上記実施例（１）、（２）ともＮＰＮ型バイポーラトラ
ンジスタについて述べたが、ＰＮＰ型のバイポーラトラ
ンジスタの製造方法に適用することが出来る。

第３図（ａ）　、（ｂ）は本発明の実施例（３）におけ
るＭＯＳ　Ｆ　ＥＴの製造方法の模式図である。

第３図（ａ）はＳｉ基板上に第１エピタキシャル層と、
その周囲に絶縁膜を中に埋め込むように、第２エピタキ
シャル層を形成した状態を示す。

これは、第１図（ｄ）の状態より表面の５ｉＯｚ膜６を
除去したものであるので、全く第１図におけると同様な
工程で形成される。

第３図（ｂ）はゲート酸化膜、ゲート電極、ソース、ド
レインを形成し、夫々に電極を形成した状態を示す。

熱酸化して第１エピタキシャル層５の表面にＳｉＯ□の
ゲート酸化膜２０を約４００人形成する。

このとき、第２エピタキシャル層７の上にも酸化膜層が
形成される。

ＢをドープしたポリシリコンをＣＶＤ法で被着形成する
。ついで、これをパターニングしてゲート電極２１を形
成する。

ゲート電極２１をマスクとしてＢ＋イオン注入を行い、
ソース、ドレイン領域形成用のイオン注入を行う。熱処
理してこれらを活性化する。

表面に露出する酸化膜を除去し、再びＣＶＤ法でＳｉＯ
□膜２４を被覆し、これに第２エピタキシャル層７上に
おいて、コンタクト窓を開口し、ＡＩのソース電極２５
およびドレイン電極２６を形成する。

この方法で形成したＭＯＳＦＥＴは、ソース、ドレイン
の引き出し電極の下に絶縁膜層があるため、ソース、ド
レインの形成するＰＮ接合が狭く出来、寄生容量を小さ
く出来るので、スイッチング速度を向上させることが可
能となる。

上記はＰチャンネル型ＭＯＳ　Ｆ　ＥＴに対するもので
あるが、Ｎチャンネル型ＭＯ３ＦＥＴに対しても適用す
ることが出来る。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、バイポー
ラトランジスタでは、実質的活性領域を大きくすること
が出来るので、微細化、集積度向上が可能となり、ベー
ス引き出し抵抗を小に、寄生容量も小に出来るので、ス
イッチング速度を速くすることが可能となり、更に、表
面平坦であるためマスク合わせが容易となる。

ＭＯＳ　Ｆ　ＥＴにおいては、ソース、ドレイン引き出
し抵抗を小に、寄生容量を小に出来、スイッチング速度
を大にすることが可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の実施例（１）における
バイポーラトランジスタの製造方法の工程模式図、 第２図（ａ）〜（ｄ）は本発明の実施例（２）における
バイポーラトランジスタの製造方法の工程模式図、 第３図（ａ）　、（ｂ）は本発明の実施例（３）におけ
るＭＯＳ　Ｆ　ＥＴの製造方法の模式図、第４図（ａ）
〜（ｇ）は従来例におけるバイポーラトランジスタの製
造方法の工程模式図である。 これら図において、 １はシリコン基板（Ｓｉ基板）、 ２は絶縁膜層、 ２−１は５ｉＯｚ膜、 は ２　２Ｍ／Ｓｉ３Ｎ４膜、 ３は非核膜層（ＳｉＯ□膜）、 ４は開口、 ５は第１エピタキシャル層、 ６は５ｉ（ｈ膜、 １５はエピタキシャル側面表出部、 ７は第２エピタキシャル層、 ８は５ｉＯｚ膜、 ９はポリシリコン層、 １０はエミッタ電極、 １１はベース電極、 １２はベース領域、 １３はエミッタ電極、 ２０はゲート酸化膜、 ２１はゲート電極（ポリシリコン）、 ２２はソース、 ２３はドレイン、 ２４は５ｉＯｚ膜、 ２５はソース電極（ＡＩ）、 ２６はドレイン電極（ＡＩ） 水発ｅＲＩ７１’ｌｅイグ″Ｉ（ｆ）にあ１１ろパ゛イ
ボーラドランジＺりの責透方法／）Ｌ学Ｙ後式日 活　ｊ　図 １４５＼懇日ｇカ＊フＡシ、ブラ“Ｉ（＋）＋ｎ方・１
するハ゛イボーラトランシ゛７．９の設珪方法ハＬ牲撲
式日 垢　１　　図 蒸発明の火花ｆｌ（２）にｈ−する　バイ本°−ラトラ
ンジ又２ｎ罠遁一方永の１程僕弐目 鳩　Ｚ　日

Claims (1)

1. 【特許請求の範囲】 〔１〕シリコン基板（１）上の絶縁膜層（２）の開口（
   ４）に、選択エピタキシャル成長により第１エピタキシ
   ャル層（５）を形成する工程と、この第１エピタキシャ
   ル層（５）の上層に、エピタキシャル成長時成長核とな
   らない材料よりなる非核膜層（３）を形成する工程と、 前記絶縁膜層（２）の膜厚を薄くして前記第１エピタキ
   シャル層（５）の側面を露出し、エピタキシャル側面表
   出部（１５）を形成する工程と、この薄くした絶縁膜層
   （２）の上層を非核膜層（３）で形成する工程と、 前記エピタキシャル側面表出部（１５）を核として、絶
   縁膜層（２）上の非核膜層（３）の上に、第２エピタキ
   シャル層（７）を横方向に均一厚さに選択成長せしめる
   工程と、 前記第１エピタキシャル層（５）をトランジスタの活性
   領域とし、前記第２エピタキシャル層（７）を引き出し
   電極に形成する工程とを有することを特徴とする半導体
   装置の製造方法。 〔２〕前記非核膜層（３）が酸化シリコン、窒化シリコ
   ン、アルミナ、高融点金属のシリサイドのうちの一つよ
   りなることを特徴とする特許請求の範囲第１項記載の半
   導体装置の製造方法。