JPH0897143A - Ｓｏｉ型半導体装置の製造方法 - Google Patents
Ｓｏｉ型半導体装置の製造方法Info
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- JPH0897143A JPH0897143A JP22947294A JP22947294A JPH0897143A JP H0897143 A JPH0897143 A JP H0897143A JP 22947294 A JP22947294 A JP 22947294A JP 22947294 A JP22947294 A JP 22947294A JP H0897143 A JPH0897143 A JP H0897143A
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Abstract
(57)【要約】
【目的】 ＳＯＩ型半導体装置の製造方法において、ス
リップ等のない、結晶性の優れたエピタキシャル層を有
するＳＯＩ基板を提供することにあり、また、貼り合わ
せ方式のＳＯＩ層の作成時にウエハ面内の半導体層厚を
均一にすること、及び、それにより、特性のバラツキの
ないバイポーラトランジスタを提供すること、及び、半
導体層となる基板の酸素濃度を低くして、後工程による
欠陥の発生を抑制することにある。 【構成】 ＳＯＩ構造の半導体装置の製造方法におい
て、ＳＯＩ層３０３を孤立領域に分離（ｂ）した後にエ
ピタキシャル成長３０５を行う（ｃ）工程を含むことを
特徴とするＳＯＩ型半導体装置の製造方法。
リップ等のない、結晶性の優れたエピタキシャル層を有
するＳＯＩ基板を提供することにあり、また、貼り合わ
せ方式のＳＯＩ層の作成時にウエハ面内の半導体層厚を
均一にすること、及び、それにより、特性のバラツキの
ないバイポーラトランジスタを提供すること、及び、半
導体層となる基板の酸素濃度を低くして、後工程による
欠陥の発生を抑制することにある。 【構成】 ＳＯＩ構造の半導体装置の製造方法におい
て、ＳＯＩ層３０３を孤立領域に分離（ｂ）した後にエ
ピタキシャル成長３０５を行う（ｃ）工程を含むことを
特徴とするＳＯＩ型半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ型半導体装置の
製造方法に関するものである。
製造方法に関するものである。
【０００２】
【従来の技術】従来、ＳＯＩ型の半導体装置に関して
は、主にＭＯＳトランジスタを中心に研究がなされてき
ている。その理由は、ＳＯＩ構造のため完全空乏型電界
トランジスタが可能となるためである。
は、主にＭＯＳトランジスタを中心に研究がなされてき
ている。その理由は、ＳＯＩ構造のため完全空乏型電界
トランジスタが可能となるためである。
【０００３】バイポーラトランジスタの研究は、高耐圧
等のＳＯＩ型の特徴を生かしたものもあるが、主として
ＭＯＳトランジスタ混載のＳＯＩ型ＢｉＣである。
等のＳＯＩ型の特徴を生かしたものもあるが、主として
ＭＯＳトランジスタ混載のＳＯＩ型ＢｉＣである。
【０００４】そのため、完全空乏化が実現可能な薄膜Ｓ
ＯＩ半導体装置が研究の中心であり、横型動作のバイポ
ーラトランジスタを作成している。
ＯＩ半導体装置が研究の中心であり、横型動作のバイポ
ーラトランジスタを作成している。
【０００５】縦型動作のバイポーラトランジスタとして
は、高耐圧系で採用されているが、ＳＯＩ基板として
は、貼り合わせ方式のＳＯＩ基板でない限り作成不可能
である。その理由は、例えば、ＳＩＭＯＸ（ＳＯＩ厚
が、〜２０００Å）基板のＳＯＩ厚を増加させるため、
エピタキシャル成長を行うと、熱酸化膜と半導体層の熱
膨張係数の違いから半導体層に歪が生じ、スリップ等の
欠陥を誘発することになるからである。
は、高耐圧系で採用されているが、ＳＯＩ基板として
は、貼り合わせ方式のＳＯＩ基板でない限り作成不可能
である。その理由は、例えば、ＳＩＭＯＸ（ＳＯＩ厚
が、〜２０００Å）基板のＳＯＩ厚を増加させるため、
エピタキシャル成長を行うと、熱酸化膜と半導体層の熱
膨張係数の違いから半導体層に歪が生じ、スリップ等の
欠陥を誘発することになるからである。
【０００６】図３は従来例を示すウェハ平面図である
が、ウェハエッヂ２０１よりスリップ２０２等が発生す
る。
が、ウェハエッヂ２０１よりスリップ２０２等が発生す
る。
【０００７】そのため、従来は、貼り合わせ方式を用い
て２〜３０μｍ程度の半導体層を残存させて基板として
用いている。
て２〜３０μｍ程度の半導体層を残存させて基板として
用いている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例では、貼り合わせ方式を用いているために、半導体
層厚がウェハ面内において不均一となり、バイポーラト
ランジスタの特性バラツキとして大きな問題となってい
る。
来例では、貼り合わせ方式を用いているために、半導体
層厚がウェハ面内において不均一となり、バイポーラト
ランジスタの特性バラツキとして大きな問題となってい
る。
【０００９】更には、半導体層となる基板の酸素濃度が
高いため、後工程により欠陥等が誘起される。
高いため、後工程により欠陥等が誘起される。
【００１０】［発明の目的］本発明の目的は、スリップ
等のない、結晶性の優れたエピタキシャル層を有するＳ
ＯＩ基板を提供することにあり、また、貼り合わせ方式
のＳＯＩ層の作成時にウエハ面内の半導体層厚を均一に
すること、及び、それにより、特性のバラツキのないバ
イポーラトランジスタを提供すること、及び、半導体層
となる基板の酸素濃度を低くして、後工程による欠陥の
発生を抑制することにある。
等のない、結晶性の優れたエピタキシャル層を有するＳ
ＯＩ基板を提供することにあり、また、貼り合わせ方式
のＳＯＩ層の作成時にウエハ面内の半導体層厚を均一に
すること、及び、それにより、特性のバラツキのないバ
イポーラトランジスタを提供すること、及び、半導体層
となる基板の酸素濃度を低くして、後工程による欠陥の
発生を抑制することにある。
【００１１】
【課題を解決するための手段及び作用】本発明によれ
ば、薄膜ＳＯＩ層に予めパターニングを施すことによ
り、エピタキシャル成長時の応力緩和を行うことができ
るため、スリップ等の発生のないＳＯＩ層厚が厚いＳＯ
Ｉ基板を得ることができる。
ば、薄膜ＳＯＩ層に予めパターニングを施すことによ
り、エピタキシャル成長時の応力緩和を行うことができ
るため、スリップ等の発生のないＳＯＩ層厚が厚いＳＯ
Ｉ基板を得ることができる。
【００１２】また、エピタキシャル成長を行うことで、
ＳＯＩ厚の均一性に優れたＳＯＩ基体を提供することが
できる。
ＳＯＩ厚の均一性に優れたＳＯＩ基体を提供することが
できる。
【００１３】更には、エピタキシャル成長前に不純物拡
散を施すことにより、縦型バイポーラのコレクタ抵抗を
低減する埋め込み領域を形成した後、選択エピタキシャ
ル成長することで、高性能のＳＯＩ型バイポーラトラン
ジスタを提供することができるものである。
散を施すことにより、縦型バイポーラのコレクタ抵抗を
低減する埋め込み領域を形成した後、選択エピタキシャ
ル成長することで、高性能のＳＯＩ型バイポーラトラン
ジスタを提供することができるものである。
【００１４】また、バイポーラトランジスタにおいて、
ベース／コレクタ間の空乏層で発生する電流は、ＯＦＦ
電流を増加させトランジスタ性能を著しく劣化させる
が、本発明では、ベース／コレクタの接合がエピタキシ
ャル成長層内にあるため、発生電流等基板に起因する電
流を１〜２桁程度低減することが可能となる。
ベース／コレクタ間の空乏層で発生する電流は、ＯＦＦ
電流を増加させトランジスタ性能を著しく劣化させる
が、本発明では、ベース／コレクタの接合がエピタキシ
ャル成長層内にあるため、発生電流等基板に起因する電
流を１〜２桁程度低減することが可能となる。
【００１５】これは、バイポーラ特有の話ではなく、ｐ
−ｎ接合を有する全ての半導体装置に共通の本発明の特
徴である。
−ｎ接合を有する全ての半導体装置に共通の本発明の特
徴である。
【００１６】また、エピタキシャル層を使用することに
より、半導体層となる基板の酸素濃度を低くして、後工
程による欠陥の発生を抑制することができる。
より、半導体層となる基板の酸素濃度を低くして、後工
程による欠陥の発生を抑制することができる。
【００１７】また、エピタキシャル成長温度を、８００
℃以上とすることにより、結晶性の優れた半導体層を得
ることができる。
℃以上とすることにより、結晶性の優れた半導体層を得
ることができる。
【００１８】
（実施例１）図１及び図２は本発明を好適に示す実施例
であり、図２は本発明を適用したウェハの平面図であ
り、図１はその製造方法を示す模式的断面図である。
であり、図２は本発明を適用したウェハの平面図であ
り、図１はその製造方法を示す模式的断面図である。
【００１９】図２において、１０１は、パターニングを
施されたＳＯＩ層であり、１０２はパターニングにより
ＳＯＩ層を除去し、絶縁膜が露呈した領域である。
施されたＳＯＩ層であり、１０２はパターニングにより
ＳＯＩ層を除去し、絶縁膜が露呈した領域である。
【００２０】エピタキシャル成長前にパターニングを施
すことにより、ウェハ（ＳＯＩ層）にスリップ等の欠陥
は認められない。
すことにより、ウェハ（ＳＯＩ層）にスリップ等の欠陥
は認められない。
【００２１】図１を用いて、本発明の製造方法を説明す
る。
る。
【００２２】図１（ａ）は、ＳＯＩ構造の基板を示し、
これは、例えば、ＳＩＭＯＸ方式のものでも、従来の貼
り合わせ方式のものでも良い。
これは、例えば、ＳＩＭＯＸ方式のものでも、従来の貼
り合わせ方式のものでも良い。
【００２３】同図において、３０１はＳＯＩ基板の支持
基板、３０２は絶縁膜、３０３は薄膜のＳＯＩ層であ
る。
基板、３０２は絶縁膜、３０３は薄膜のＳＯＩ層であ
る。
【００２４】続いて、この基板にパターニングを施す。
パターニングはチップごとに行なっても、素子分離領域
に対して行なっても良いが、重要な点は、ＳＯＩ層３０
３が孤立パターンとなっていることである（図１
（ｂ））。
パターニングはチップごとに行なっても、素子分離領域
に対して行なっても良いが、重要な点は、ＳＯＩ層３０
３が孤立パターンとなっていることである（図１
（ｂ））。
【００２５】このパターニングは、レジストを塗布し、
所望のパターンを露光し、現像することにより、所望の
レジストパターンを得る。次に、レジストをマスク材と
してＳＯＩ層をエッチングする。ＲＩＥ等の手法を用い
るならば、塩素系のガスを用いることにより、絶縁膜と
も十分に選択比が得られる。
所望のパターンを露光し、現像することにより、所望の
レジストパターンを得る。次に、レジストをマスク材と
してＳＯＩ層をエッチングする。ＲＩＥ等の手法を用い
るならば、塩素系のガスを用いることにより、絶縁膜と
も十分に選択比が得られる。
【００２６】アルカリ溶液等のウェットエッチングを用
いるならば、予めＳＯＩ層を熱酸化し、レジストマスク
を用いて熱酸化膜をＨＦ等でエッチングした後、熱酸化
膜をマスク材として、ＳＯＩ層をエッチングすることに
より、精度良く加工できる。
いるならば、予めＳＯＩ層を熱酸化し、レジストマスク
を用いて熱酸化膜をＨＦ等でエッチングした後、熱酸化
膜をマスク材として、ＳＯＩ層をエッチングすることに
より、精度良く加工できる。
【００２７】最後に、選択エピタキシャル成長を行い、
エピタキシャル成長層３０５を得る（図１（ｃ））。
エピタキシャル成長層３０５を得る（図１（ｃ））。
【００２８】この選択エピタキシャル成長の条件として
は、 ＳｉＨ2 Ｃｌ2 １０００ ＳＣＣＭ Ｈ2 ２３０ ｌ／ｍｉｎ 温度 １０８０℃ 圧力 ８０Ｔｏｒｒ を用いれば、０．５μｍ／ｍｉｎ程度の堆積速度が得ら
れる。
は、 ＳｉＨ2 Ｃｌ2 １０００ ＳＣＣＭ Ｈ2 ２３０ ｌ／ｍｉｎ 温度 １０８０℃ 圧力 ８０Ｔｏｒｒ を用いれば、０．５μｍ／ｍｉｎ程度の堆積速度が得ら
れる。
【００２９】なお、上記条件に限定するわけではなく、
ＳｉＨＣｌ3 、ＳｉＣｌ4 等のＣｌ 2 ガスが生成される
反応系であるならば、選択性は得られる。
ＳｉＨＣｌ3 、ＳｉＣｌ4 等のＣｌ 2 ガスが生成される
反応系であるならば、選択性は得られる。
【００３０】本実施例によれば、上記高温条件にもかか
わらず、スリップ等の欠陥は皆無となった。
わらず、スリップ等の欠陥は皆無となった。
【００３１】更には、エピタキシャル層を活性層として
デバイスに適用できることにより、基板に起因したリー
ク電流を桁違いに抑制することが可能となった。
デバイスに適用できることにより、基板に起因したリー
ク電流を桁違いに抑制することが可能となった。
【００３２】（実施例２）本実施例では、実際に縦型バ
イポーラトランジスタに本発明を適用する場合につい
て、図４を用いて説明する。
イポーラトランジスタに本発明を適用する場合につい
て、図４を用いて説明する。
【００３３】図４（ａ）は、ＳＩＭＯＸウエハを示す模
式断面図であり、４０１は支持基板、４０２は酸化膜、
４０３はＳＯＩ層である。酸素イオンのドーズ量及び加
速電圧により、ＳＯＩ層４０３厚と酸化膜４０２厚は変
化するが、欠陥等を抑制する観点からＳＯＩ層４０３厚
は〜１０００Å、酸化膜４０２厚は〜２０００Å程度が
市販されるＳＩＭＯＸウエハの主流である。
式断面図であり、４０１は支持基板、４０２は酸化膜、
４０３はＳＯＩ層である。酸素イオンのドーズ量及び加
速電圧により、ＳＯＩ層４０３厚と酸化膜４０２厚は変
化するが、欠陥等を抑制する観点からＳＯＩ層４０３厚
は〜１０００Å、酸化膜４０２厚は〜２０００Å程度が
市販されるＳＩＭＯＸウエハの主流である。
【００３４】例えば、ＮＰＮトランジスタを作成するな
らば、〜２００Å程度の熱酸化膜を形成した後、イオン
注入によりＡｓを〜１Ｅ１４ｃｍ-2導入し、熱処理を施
し、不純物の活性化を行う。
らば、〜２００Å程度の熱酸化膜を形成した後、イオン
注入によりＡｓを〜１Ｅ１４ｃｍ-2導入し、熱処理を施
し、不純物の活性化を行う。
【００３５】続いて、この熱酸化膜をパターニングし、
酸化膜をマスク材として、素子分離領域のＳＯＩ層を除
去する。
酸化膜をマスク材として、素子分離領域のＳＯＩ層を除
去する。
【００３６】次に、選択エピタキシャル成長を２．０μ
ｍ程度施すことにより、図４（ｂ）図を得る。ここで４
０４はｎ形の不純物領域であり、４０５は低不純物濃度
（〜１Ｅ１７ｃｍ-3以下）のエピタキシャル層である。
ｍ程度施すことにより、図４（ｂ）図を得る。ここで４
０４はｎ形の不純物領域であり、４０５は低不純物濃度
（〜１Ｅ１７ｃｍ-3以下）のエピタキシャル層である。
【００３７】続いて、ｎ形不純物を導入し、ｎ形不純物
領域４０４と接続させコレクタ抵抗を低減させる領域４
０６、ｐ形不純物領域のベース層４０７、ｎ形不純物領
域のエミッタ層４０８、絶縁膜４０９を形成する。
領域４０４と接続させコレクタ抵抗を低減させる領域４
０６、ｐ形不純物領域のベース層４０７、ｎ形不純物領
域のエミッタ層４０８、絶縁膜４０９を形成する。
【００３８】エミッタ・ベースコレクタの電極接続のた
め、絶縁膜４０９に開口部を設け、Ａｌ等の金属４１０
を用いて、電極形成を行うことで図４（ｃ）図を得る。
め、絶縁膜４０９に開口部を設け、Ａｌ等の金属４１０
を用いて、電極形成を行うことで図４（ｃ）図を得る。
【００３９】バイポーラトランジスタにおいて、ベース
／コレクタ間の空乏層で発生する電流は、ＯＦＦ電流を
増加させトランジスタ性能を著しく劣化させるが、本発
明では、ベース／コレクタの接合がエピタキシャル成長
層内にあるため、発生電流等基板に起因する電流を１〜
２桁程度低減することが可能となる。
／コレクタ間の空乏層で発生する電流は、ＯＦＦ電流を
増加させトランジスタ性能を著しく劣化させるが、本発
明では、ベース／コレクタの接合がエピタキシャル成長
層内にあるため、発生電流等基板に起因する電流を１〜
２桁程度低減することが可能となる。
【００４０】これは、バイポーラ特有の話ではなく、ｐ
−ｎ接合を有する全ての半導体装置に共通の本発明の特
徴である。
−ｎ接合を有する全ての半導体装置に共通の本発明の特
徴である。
【００４１】（実施例３）前述のように本発明では、基
板に起因する発生電流を抑制する特徴をもつ。
板に起因する発生電流を抑制する特徴をもつ。
【００４２】例えば、ＳＯＩ型の光電変換装置に本発明
を適用すれば、暗電流といわれる基板に起因する電流
（ノイズ成分）を抑制することが可能となり、Ｓ／Ｎ比
の高い光電変換装置が提供できる。
を適用すれば、暗電流といわれる基板に起因する電流
（ノイズ成分）を抑制することが可能となり、Ｓ／Ｎ比
の高い光電変換装置が提供できる。
【００４３】（実施例４）また例えば、ＳＯＩ型の液晶
画像表示装置に本発明を適用すれば、ＯＦＦ電流の小さ
いＭＯＳトランジスタを作成することが可能となり、消
費電力の小さい液晶画像表示装置が提供できる。
画像表示装置に本発明を適用すれば、ＯＦＦ電流の小さ
いＭＯＳトランジスタを作成することが可能となり、消
費電力の小さい液晶画像表示装置が提供できる。
【００４４】（実施例５）本発明のエピタキシャル成長
は、薄膜ＳＯＩ層全面に形成する必要はない。図５を用
いて、部分的に選択エピタキシャル成長をする場合につ
いて説明する。
は、薄膜ＳＯＩ層全面に形成する必要はない。図５を用
いて、部分的に選択エピタキシャル成長をする場合につ
いて説明する。
【００４５】まず、実施例２と同様にして、パターニン
グ処理を施すことにより、所望の薄膜ＳＯＩ層を得る
（図５（ａ））。同図において、５０１は支持基板、５
０２は絶縁膜、５０３はコレクタ抵抗低減のための不純
物領域である。
グ処理を施すことにより、所望の薄膜ＳＯＩ層を得る
（図５（ａ））。同図において、５０１は支持基板、５
０２は絶縁膜、５０３はコレクタ抵抗低減のための不純
物領域である。
【００４６】続いて、熱酸化膜を形成し、これを再度パ
ターニングした後エピタキシャル成長させることによ
り、図５（ｂ）図を得る。同図において、５０４はパタ
ーニングを施された熱酸化膜であり、５０５は選択的に
エピタキシャル成長された領域である。
ターニングした後エピタキシャル成長させることによ
り、図５（ｂ）図を得る。同図において、５０４はパタ
ーニングを施された熱酸化膜であり、５０５は選択的に
エピタキシャル成長された領域である。
【００４７】この後、順次ベース領域５０６、エミッタ
領域５０７を形成し、絶縁膜５０８に開口部を設け、電
極５０９を形成する（図５（ｃ））。
領域５０７を形成し、絶縁膜５０８に開口部を設け、電
極５０９を形成する（図５（ｃ））。
【００４８】コレクタ電極が５０３領域と接触すること
により、コレクタ抵抗の非常に小さなバイポーラトラン
ジスタを提供することが可能となる。
により、コレクタ抵抗の非常に小さなバイポーラトラン
ジスタを提供することが可能となる。
【００４９】
【発明の効果】以上説明したように、ＳＯＩ構造の半導
体装置の製造方法において、予めＳＯＩ層にパターニン
グ処理を施した後に、エピタキシャル成長を施すことに
より、スリップのない結晶性の優れたエピタキシャル層
を提供することができる。
体装置の製造方法において、予めＳＯＩ層にパターニン
グ処理を施した後に、エピタキシャル成長を施すことに
より、スリップのない結晶性の優れたエピタキシャル層
を提供することができる。
【００５０】更に、本発明を適用した半導体装置は基板
に起因する発生電流が抑制され高性能な半導体装置を提
供することができる。
に起因する発生電流が抑制され高性能な半導体装置を提
供することができる。
【図１】本発明の実施例のウェハの製造工程を示す模式
断面図である。
断面図である。
【図２】本発明を適用したウェハの平面図である。
【図３】従来例のウェハ平面図である。
【図４】本発明の実施例のバイポーラトランジスタの製
造工程を示す模式断面図である。
造工程を示す模式断面図である。
【図５】本発明の実施例のコレクタ抵抗を低減させたバ
イポーラトランジスタの製造工程を示す模式断面図であ
る。
イポーラトランジスタの製造工程を示す模式断面図であ
る。
１０１ パターニングを施されたＳＯＩ層 １０２ パターニングによりＳＯＩ層を除去し絶縁膜が
露呈した領域 ２０１ ウェハエッヂ ２０２ スリップ ３０１ ＳＯＩ基板の支持基板 ３０２ 絶縁膜 ３０３ 薄膜のＳＯＩ層 ３０４ 半導体（ＳＯＩ）層を除去した領域 ４０１ 支持基板 ４０２ 酸化膜 ４０３ ＳＯＩ層 ４０４ ｎ形の不純物領域（埋め込み領域のコレクタ
層） ４０５ 低不純物濃度（〜１Ｅ１７ｃｍ-3以下）のエピ
タキシャル層 ４０６ ｎ型の不純物領域のコレクタ層 ４０７ ｐ形不純物領域のベース層 ４０８ ｎ形不純物領域のエミッタ層 ４０９ 絶縁膜 ４１０ Ａｌ等の金属
露呈した領域 ２０１ ウェハエッヂ ２０２ スリップ ３０１ ＳＯＩ基板の支持基板 ３０２ 絶縁膜 ３０３ 薄膜のＳＯＩ層 ３０４ 半導体（ＳＯＩ）層を除去した領域 ４０１ 支持基板 ４０２ 酸化膜 ４０３ ＳＯＩ層 ４０４ ｎ形の不純物領域（埋め込み領域のコレクタ
層） ４０５ 低不純物濃度（〜１Ｅ１７ｃｍ-3以下）のエピ
タキシャル層 ４０６ ｎ型の不純物領域のコレクタ層 ４０７ ｐ形不純物領域のベース層 ４０８ ｎ形不純物領域のエミッタ層 ４０９ 絶縁膜 ４１０ Ａｌ等の金属
Claims (7)
- 【請求項１】 ＳＯＩ構造の半導体装置の製造方法にお
いて、 ＳＯＩ層を孤立領域に分離した後にエピタキシャル成長
を行う工程を含むことを特徴とするＳＯＩ型半導体装置
の製造方法。 - 【請求項２】 前記エピタキシャル成長温度は、８００
℃以上であることを特徴とする請求項１に記載のＳＯＩ
型半導体装置の製造方法。 - 【請求項３】 前記ＳＯＩ層に不純物導入を行った後
に、前記エピタキシャル成長を行うことを特徴とする請
求項１に記載のＳＯＩ型半導体装置の製造方法。 - 【請求項４】 前記半導体装置は、ＳＯＩ型バイポーラ
トランジスタであることを特徴とする請求項３に記載の
ＳＯＩ型半導体装置の製造方法。 - 【請求項５】 前記エピタキシャル成長は、選択エピタ
キシャル成長である請求項１〜３のいずれかに記載のＳ
ＯＩ型半導体装置の製造方法 - 【請求項６】 前記エピタキシャル成長前に不純物拡散
を施すことにより、縦型バイポーラのコレクタ抵抗を低
減する埋め込み領域を形成した後、選択エピタキシャル
成長することを特徴とする請求項１に記載のＳＯＩ型半
導体装置の製造方法。 - 【請求項７】 前記バイポーラトランジスタにおいて、
ベース／コレクタの接合が前記エピタキシャル成長層内
にあることを特徴とする請求項４に記載のＳＯＩ型半導
体装置の製造方法。。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22947294A JPH0897143A (ja) | 1994-09-26 | 1994-09-26 | Ｓｏｉ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22947294A JPH0897143A (ja) | 1994-09-26 | 1994-09-26 | Ｓｏｉ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897143A true JPH0897143A (ja) | 1996-04-12 |
Family
ID=16892720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22947294A Pending JPH0897143A (ja) | 1994-09-26 | 1994-09-26 | Ｓｏｉ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302600B1 (ko) * | 1998-12-28 | 2001-11-02 | 김영환 | 반도체장치제조방법 |
-
1994
- 1994-09-26 JP JP22947294A patent/JPH0897143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302600B1 (ko) * | 1998-12-28 | 2001-11-02 | 김영환 | 반도체장치제조방법 |
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