KR100272144B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은, 반도체기판상의 절연막의 개구부내에 형성되는 에피택셜성장층의 측면과 절연막 개구부의 간극이 없어지도록 그 단면형상을 역테이퍼형상으로 하는 새로운 개구부의 처리수단을 구비한 반도체장치의 제조방법을 제공하는 것으로, 반도체기판(1)상의 실리콘산화물 등의 절연막(2)에는 등방성 에칭에 의해 단면 테이퍼형상의 개구부(21)가 형성되는데, 이 개구부(21)는 상기 열처리에 의해 개구부 측벽에 있어서 절연막과 반도체기판과의 계면으로부터 절연막의 실리콘산화물이 분해되어 가고, 최종적으로 개구부의 적어도 에지(edge)부분의 단면형상이 역테이퍼형상으로 성형된다. 이와 같은 형상의 절연막 개구부에 실리콘 단결정으로 이루어진 에피택셜성장층이 성장하기 때문에, 에피택셜성장층의 측면과 절연막 개구부의 간극이 없어져 양자는 밀착하고, 따라서 접합불량리크가 현저히 감소한다.
Description
본 발명은 선택 에피택셜성장 또는 비선택 에피택셜성장에 의해 형성된 반도체층을 반도체기판상에 설치한 반도체장치의 제조방법에 관한 것으로, 특히 에피택셜성장된 반도체층이 형성되는 절연막의 개구부의 처리방법에 관한 것이다.
최근, 바이폴라소자의 베이스층이나 CMOS소자의 소스/드레인영역 및 채널영역 등의 디바이스 활성영역에 저온 에피택셜성장법을 이용해서 얕은 접합을 형성함으로써, 고속화 및 고집적화를 실현하는 디바이스가 제안되어 실용화의 도중에 있다. 제13도는 종래의 바이폴라소자가 형성된 반도체기판의 단면도이고, 제14도는 종래의 반도체층의 결함을 설명하는 표면에 실리콘층을 선택성장시킨 반도체기판의 단면도이다. n형 실리콘 반도체 기판(1)상에 막두께 100㎚ 정도의 SiO2막 등으로 이루어진 절연막(2)을 형성한다. 그 후, 절연막(2)의 베이스영역이 형성되는 영역에 개구부(21)를 연다. 절연막 종류로서는 선택 에피택셜성장이 용이한 재료를 선택할 필요가 있기 때문에, 예컨대 SiO2막이 적당하다. 개구부를 형성하기 위한 에칭은 이방성 에칭을 이용함으로써 패턴변환차를 억제할 수 있지만, RIE(Reactive Ion Etching) 등을 이용하는 경우는 반도체기판중에 손실(damage)이 발생하기 때문에, 손실층을 웨트에칭(wet etching: 습식 에칭) 등으로 없앨 필요가 있다. 다음으로, 반도체기판(1)상의 개구부(21)에 붕소(B)를 도프(dope)한 선택 에피택셜성장에 의한 반도체층(3)을 형성한 것이다.
막두계는 70~100㎚정도이고, 붕소농도는 5~7x1018atmos/㎤ 정도이다. 또, 성장온도로서는 700℃ 정도의 저온에서 행함으로써 가파른 베이스프로파일을 형성하는 것을 실현할 수 있다. 성장가스로서는 SiH2Cl2또는 SiH4+HCl의 가스계를 이용함으로써, 선택성장층을 성장시킬 수 있다. 선택 에피택셜성장층의 에지(edge)부의 형상으로서는 퍼셋이 발생하지 않는 구조가 바람직하다. 다음으로, p형 불순물을 고농도로 도프한 다결정 실리콘 반도체층(5)과 CVD(Chemical Vapour Deposition)법 등에 의한 절연막(CVD SiO2막; 6)을 적층하고, 이 적층체를 이방성 에칭에 의해 선택 에피택셜성장층(3)과 다결정 실리콘 반도체층(5)이 오버랩하도록 패터닝을 행한다. 이 공정에 의해 패터닝된 p형 다결정 실리콘 반도체층(5)은 베이스의 인출(引出)전극으로서 이용하는데, 기생정항을 저감할 필요성으로부터 저저항인 것이 바람직하다. 다음으로, CVD법 등에 의해 SiO2절연막을 성장시킨 후, 전면을 이방성 에칭함으로써 p형 다결정 실리콘 반도체층(5)과 절연막(6)의 적층체 패턴의 측벽에 SiO2절연막(7)을 형성한다. 이 측벽절연막(7)은 베이스전극과 에미터전극을 분리하는 역할과 동시에 에미터 치수를 결정하는 역할을 가지고 있다.
예컨대, 패턴의 개구부(21)의 개구폭을 0.5㎛로 한 경우, 측벽절연막(7)의 막두께를 0.15㎛로 함으로써 에미터 개구부(21)의 개구폭을 0.2㎛ 정도로 할 수 있다. 다음으로, 개구부(21)에 n형 다결정 실리콘 반도체층(8)을 형성하고, 그 후 1000℃, N2, 20sec 정도의 조건으로 열처리를 행함으로써 n형 에미터확산영역(31)을 형성한다. 다결정 실리콘 반도체층(8)은 에미터전극(E)으로서 이용된다. p형 선택 에피택셜층(3)은 베이스영역으로서 이용된다. 다결정 실리콘 반도체층(5)은 외부 베이스전극으로서 이용된다. 절연막(2,6)에는 각각 밑바탕 층이 노출하도록 개구부를 열고, 이 하지와 접촉하도록 금속전극(13,14)을 형성한다. 금속전극(13)은 베이스 인출전극(B)으로서 이용되고, 금속전극(14)은 콜렉터 인출전극(C)으로서 이용된다.
이러한 얇은 에피택셜층을 활성영역으로 하는 디바이스를 실용화할 때의 문제로서, 에피택셜성장 패턴의 에지영역에 있어서 발생하는 미소결함에 기인하는 접합리크불량을 들 수 있다. 예컨대, 제14도에 나타낸 바와 같이, n형 반도체기판(1)상에 형성한 절연막(2)의 개구부(21)에 선택 에피택셜성장법에 의해 p형 반도체층(3)을 성장시키면, 절연막(2)의 개구패턴 에지형상이나 절연막과 반도체층의 계면에 발생하는 열응력 등에 의해 절연막(2)의 개구패턴 에지영역에 미소결함(적층결함; 32)이 발생하고, 이 결함(32)이 에피택셜 반도체층/반도체기판 계면의 리크 개소(33)에 접합리크전류를 증가시켜 집적회로의 제조수율을 대폭 저하시킨다. 또, 통상 선택 에티팩셜성장하면, 반도체층에 퍼셋이 발생하고, 반도체층의 측면은 테이퍼형상으로 되지만(제13도 참조), 이 경우도 선택 에피택셜성장층 패턴 에지영역에 있어서의 성장막 두께가 얇아지기 때문에, 에피택셜성장층/반도체기판간에서 접합리크가 발생하기 쉽다는 문제가 있다.
이러한 퍼셋을 발생시키지 않고, 절연막과 에피택셜성장층을 밀착시키는 방법으로서 절연막 측벽의 단면형상을 역테이퍼형상으로 하는 기술이 알려져 있다(일본 특개평 제5-182981호 공보 참조). 이 공지기술에서는 에피택셜성장층의 성장형상에 맞추어 절연막 측벽의 단면형상이 형성되고 있기 때문에, 퍼셋이 없이 절연막 측벽에 밀착한 에피택셜성장층이 얻어진다. 이 기술에서는, 에피택셜성장층은 퍼셋이 없이 절연막 측벽에 밀착하고 있기 때문에, 에피택셜성장층의 에지부의 형상에 기인하는 에피택셜성장층/반도체기판간의 접합불량리크를 저감할 수 있지만, 그 개구부의 형성방법에 대해서는 에피택셜성장층의 형성방법에 맞추어 이용하여 효율적인 방법이 필요하다는 문제가 있었다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 반도체기판상의 절연막의 개구부내에 형성되는 에피택셜성장층의 측면과 절연막 개구부의 간극이 없어지도록 상기 개구부의 단면형상을 역테이퍼형상으로 하는 새로운 개구부의 처리수단을 구비한 반도체장치의 제조방법을 제공한다.
제1도는 본 발명의 실시예 1의 반도체장치의 단면도이고,
제2도는 제1도의 반도체장치의 제조공정 단면도.
제3도는 제1도의 반도체장치의 제조공정 단면도.
제4도는 제1도의 반도체장치의 제조공정 단면도.
제5(a)도 및 제5(b)도는 제1도의 반도체장치의 제조공정 단면도 및 평면도.
제6(a)도 및 제6(b)도는 본 발명의 H2열처리를 설명하는 반도체기판의 단면도.
제7(a)도 및 제7(b)도는 본 발명의 SiH4열처리를 설명하는 반도체기판의 단면도.
제8(a)도 내지 제8(c)도는 본 발명의 열처리를 설명하는 반도체기판의 단면도.
제9도는 실시예 2의 반도체장치의 단면도.
제10도는 실시예 2의 반도체장치의 평면도.
제11도는 실시예 3의 반도체장치의 단면도.
제12도는 실시예 4의 반도체장치의 단면도.
제13도는 종래의 반도체장치의 단면도.
제14도는 종래의 반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2,4,6,9,15 : 절연막
3 : 에피택셜성장층 5 : 다결정 실리콘막
7 : 측벽절연막 8 : 에미터전극
13 : 베이스 금속전극 14 : 콜렉터 금속전극
16 : 콜렉터 접촉영역 17 : 비선택 에피택셜성장층
21 : 절연막 개구부 22 : 역테이퍼형상 측벽
31 : 에미터영역 32 : 미소결함
33 : 리크개소 81 : 다결정 실리콘 반도체층
82 : 금속전극 171 : 단결정영역
172 : 다결정영역
본 발명은, 반도체기판상의 절연막 개구부내에 형성되는 에피택셜성장층의 측면과 절연막 개구부의 간극이 없도록 상기 개구부의 단면형상을 역테이퍼형상으로 하기 위해, 이 개구부가 형성된 절연막을 수소, 실란 또는 디실란 등의 수소원소를 함유한 비산화성 가스의 분위기내에서 열처리를 행하는 것을 특징으로 한다.
반도체기판상에 에피택셜 반도체층을 형성하는 구조를 갖춘 반도체장치에 있어서, 반도체기판상의 실리콘산화물 등의 절연막에는 등방성 에칭에 의해 단면 테이퍼형상의 개구부가 형성되는데, 이 개구부는 상기 열처리에 의해 개구부 측벽에 있어서 절연막과 반도체기판의 계면으로부터 절연막의 실리콘산화물이 분해되어 가고, 최종적으로 개구부의 적어도 에지부분의 단면형상이 역테이퍼형상으로 성형된다.
이러한 형상의 절연막 개구부에 실리콘 단결정으로 이루어진 에피택셜성장층이 성장하기 때문에, 에피택셜성장층의 측면과 절연막 개구부의 간극이 없어져 양자는 밀착한다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크가 현저히 감소한다.
또, 절연막에 개구부를 형성할 때에 반도체기판 표면을 HF 등으로 전처리하여 자연산화막이나 부착한 파티클을 없앤 후에 에피택셜성장을 행하고 있지만, 수소가스나 실란 등은 개구부를 성형할 뿐만 아니라 자연산화막을 없애는 작용도 가지고 있기 때문에, 이 전처리를 생략할 수도 있다.
즉, 본 발명의 청구항 1의 발명은, 반도체장치의 제조방법에 있어서, 제1도전형 반도체기판상에 형성된 절연막에 이 반도체기판 주면(主面)이 노출한 개구부를 형성하는 공정과, 상기 반도체기판을 열처리함으로써 상기 개구부의 단면형상을 역테이퍼형상으로 성형하는 공정 및, 상기 개구부내의 상기 반도체기판상에 제2도전형 반도체층을 에피택셜성장시키는 공정을 구비하여 구성된 것을 특징으로 한다. 청구항 2의 발명은, 반도체장치의 제조방법에 있어서, 제1도전형 반도체기판상에 형성된 절연막에 이 반도체기판 주면이 노출한 개구부를 형성하는 공정과, 상기 반도체기판을 열처리함으로써 상기 개구부 측면의 단면형상을 역테이퍼형상으로 성형하는 공정 및, 상기 절연막상 및 상기 개구부내의 상기 반도체기판상에 제2도전형 반도체층을 성장시키는 공정을 구비하여 구성되고, 상기 반도체층은 상기 반도체기판상에서는 단결정이고, 상기 절연막상에서는 다결정이 형성되어 있는 것을 특징으로 한다. 청구항 3의 발명은, 청구항 1의 반도체장치의 제조방법에 있어서, 상기 반도체층은 기상성장장치(氣相成長裝置)내에서 형성되고, 상기 열처리는 이 기상성장장치내에서 행해지는 것을 특징으로 한다.
청구항 5의 발명은, 청구항 1에 기재된 반도체장치의 제조방법에 있어서, 상기 열처리는 수소원소를 함유한 비산화성 가스의 분위기내에서 행해지는 것을 특징으로 한다. 청구항 7의 발명은, 청구항 5에 기재된 반도체 장치의 제조방법에 있어서 상기 비산화성 가스는 수소가스, 실란 및 디실란 중 어느 하나로부터 선택되는 것을 특징으로 한다. 청구항 9의 발명은, 청구항 1에 기재된 반도체장치의 제조방법에 있어서, 상기 단면 역테이퍼형상의 개구부 측면은 상기 반도체층의 측면과 동일형상을 갖고 있고, 양자의 상기 측면은 서로 접촉하고 있는 것을 특징으로 한다. 청구항 11의 발명은, 청구항 1에 기재된 반도체장치의 제조방법에 있어서, 상기 열처리에서의 열처리온도는 920℃~1200℃의 범위에 있고, 열처리시간은 100초~600초의 범위에 있는 것을 특징으로 한다. 청구항 13의 발명은, 반도체장치의 제조방법에 있어서, 제1도전형 반도체기판상에 형성된 절연막에 이 반도체기판 주면이 노출한 개구부를 형성하는 공정과, 상기 반도체기판을 열처리함으로써 상기 개구부의 단면형상을 역테이퍼형상으로 성형하는 공정, 상기개구부내의 상기 반도체기판상에 제2도전형 반도체층을 에피택셜성장시키는 공정 및, 상기 반도체층의 표면영역에 제1도전형 불순물확산영역을 형성하는 공정을 구비하여 구성되고, 상기 반도체기판을 콜렉터영역, 상기 반도체층을 베이스영역, 상기 불순물확산영역을 에미터영역으로 하는 바이폴라 트랜지스터를 형성하는 것을 특징으로 한다.
[발명의 실시형태]
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 제1도 내지 제5(b)도를 참조하여 실시예 1을 설명한다. 제1도는 반도체기판의 단면도이고, 제2도 내지 제4도는 반도체장치의 제조공정단면도, 제5(a)도 및 제5(b)도는 제2도 내지 제4도의 공정에 따라 형성된 반도체층을 갖춘 반도체기판의 단면도 및 평면도이다. 제1도는, 예컨대 n형 실리콘 반도체 기판상에 형성한 절연막 개구부에 저온선택 에피택셜성장법에 의해 p형 반도체층을 형성한 구조의 반도체장치이다. 불순물농도가 1x1016~1x1017㎤ 정도의 n형 실리콘 반도체기판(1)상에 실리콘산화막 등의 절연막(2)이 형성되어 있다. 이 절연막(2)에는 실리콘 반도체 등의 에피택셜성장층을 형성하는 개구부(21)가 설치되어 있다. 개구부(21) 측벽에 에지부분은 단면형상이 역테이퍼형상으로 되어 있고, 적어도 에피택셜성장층이 접하고 있는 부분은 역테이퍼형상이다. 개구부(21)에는 반도체기판(1)의 주면이 노출하고 있고, 이 주면상에 p형 실리콘 반도체의 에피택셜성장층(3)이 성장된다. 에피택셜성장층(3)은 개구부내의 전공간에 성장시킬 필요는 없고, 도면과 같이 측벽의 도중까지 성장시키도록 해도 좋다.
또한, 측벽의 역테이퍼형상 부분은 측벽의 전부분이라도 좋고, 도면과 같이 에피택셜성장층(3)과 접하고 있는 부분으로 한정해도 좋다. 즉, 이 역테이퍼형상 부분은 성장두께에 따라 정할 수 있다. 에피택셜성장층(3)의 중앙부분은 실리콘산화막 등으로 이루어진 절연막(4)으로 피복되어 있다. 절연막(2)과 에피택셜성장층(3) 및 절연막(4)상에는 에피택셜성장층(3)과 전기적으로 접속되어 있는 배선으로 되는 다결정 실리콘막(5)이 형성되어 있다. 다결정 실리콘막(5)상에 실리콘산화막으로 이루어진 절연막(6) 및 실리콘질화막으로 이루어진 절연막(9)이 적층되어 있다. 절연막(9)과 절연막(6), 다결정 실리콘막(5) 및 절연막(4)을 관통하여 에피택셜성장층(3)의 표면을 노출시키는 개구부가 형성되어 있고, 그 측면에는 실리콘 질화막으로 이루어진 측벽절연막(7)이 형성되어 있다. 측벽절연막은 절연막(4)상에 형성되고, 절연막(6,9) 및 다결정 실리콘막(5)의 측면을 피복하고 있다. 이 개구부에 노출하고 있는 에피택셜성장층(3)의 표면영역에는 불순물확산영역(31)이 형성되어 있다. 이것은, 반도체기판(1)에 바이폴라 트랜지스터를 형성했을 때에 에미터로 되는 영역이다. 이 불순물확산영역(31)에 전기적으로 접속되는 에미터전극으로 되는 다결정 실리콘막이 개구부내의 측벽절연막(7)상 및 개구부 주변의 절연막(9)상에 형성된다.
에피택셜성장층은 이러한 단면 역테이퍼형상의 절연막(2)의 개구부(21)에 성장하기 때문에, 에피택셜성장층의 측면과 절연막 개구부의 간극이 없어 양자는 밀착한다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크는 현저히 감소한다.
다음으로, 제2도 내지 제5(b)도를 참조하여 상기 반도체장치의 제조방법을 설명한다.
먼저, n형 반도체기판(실리콘 웨이퍼; 1)상에 CVD법 등에 의해 실리콘산화막으로 이루어진 절연막(2)을 형성한다(제2도). 이 절연막(2)상에 포토레지스트(도시하지 않음)를 피복하고, 이것을 패터닝한다. 패터닝된 포토레지스트를 마스크로 하여 웨트에칭법 등에 의해 등방성 에칭을 행하여 절연막(2)에 개구부(21)를 형성한다(제3도). 절연막 두께는 200㎚ 정도가 적당하고, 절연막 종류는 선택 에피택셜성장층이 성장하기 쉬운 재료를 선택할 필요가 있기 때문에, SiO2막 등이 바람직하다. 에칭은 이방성 에칭을 이용함으로써 패턴변환차를 억제할 수 있지만, RIE 등을 이용하는 경우 반도체기판내에 손실이 발생하는 경우가 있기 때문에, 이 손실층은 웨트에칭등으로 없앨 필요가 있다.
다음으로, 반도체기판(1)을 후공정의 에피택셜성장층이 형성되는 진공실에서 열처리한다. 처리조건은 수소가스(H2) 분위기내, 1000℃, 10Torr, 300sec, 유량 15000㎤/min이다. 이 조건으로 반도체기판(1)이 열처리되어 절연막(2)의 개구부(21)가 단면 역테이퍼형상으로 된다(제4도).
열처리에 이용하는 가스로는 수소원소를 함유한 비산화성 가스가 이용되고, 수소가스 이외에 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8) 등이 적당하다. 상기 수소원소를 함유한 비산화성 가스라도 염소를 함유한 가스는 환경상 바람직하지 않다. 처리조건의 내열처리온도는 920℃~1200℃의 범위가 적당하고, 특히 열처리시간은 100초~600초의 범위가 적당하다. 처리시간은 처리온도가 높을수록 짧아진다.
다음으로, 동일한 진공실에서 에피택셜성장층을 형성한다. 이 절연막(2)의 개구부(21)로 둘러싸인 반도체기판(1)상에 막두께 70~100㎚ 정도의 단결정 p형 실리콘 반도체층(3)을 선택적으로 에피택셜성장시킨다. 성장온도는 700℃ 정도의 저온에서 행하고, 성장시간은 10분 정도이다. 반도체기판(1)은 미리 성장온도로 가열해 둔다. 이하, 일 실리콘 반도체층(3)은 선택 에피택셜성장층이라 한다.
에피택셜성장층(3)의 붕소농도는 5~7x1018atmos/㎤정도이다. 성장가스로서는 SiH2Cl2또는 SiH4+HCl 의 가스계를 이용함으로써, 선택성장층을 성장시킬 수 있다. SiH2Cl2또는 SiH4가스의 분압은 1x10-3Torr 정도이다(제5(a)도 및 제5(b)도). 다음으로, 예컨대 CVDSiO2막 등으로 이루어진 절연막(4)은 반도체기판(1)상에 형성되고, 소정의 형상으로 패터닝하여 에피택셜성장층(3)의 중앙부분에 탑재되어 있다. 에피택셜성장층(3)의 주변부분에는 절연막(4)이 형성되어 있지 않아 에피택셜성장층(3) 표면이 노출하고 있다. 다음으로, 절연막(2,4) 및 노출하고 있는 에피택셜성장층(3) 상에 p형 불순물을 고농도로 도프한 다결정 실리콘 반도체층(4)과, CVD법 등에 의한 절연막(CVDSiO2막; 5) 및 질화실리콘(Si3N4) 절연막(9)을 적층하고, 이 적층체를 이방성 에칭에 의해 에피택셜성장층(3)과 다결정 실리콘반도체층(4)이 서로 접하는 구조로 패터닝한다. 다음으로, 이 적층체에 절연막(4)이 노출하도록 절연막(6,9) 및 다결정 실리콘막(5)을 에칭하여 개구부를 형성한다. 다음으로, CVD법 등에 의해 Si3N4절연막을 성장시킨 후 전면을 이방성 에칭함으로써, 개구부내에 있어서 p형 다결정 실리콘막(5)과 절연막(6,9)의 적층체 패턴의 측벽에 Si3N4절연막(7)을 형성한다.
이 측벽절연막(7)은 베이스전극과 에미터전극을 분리하는 역할과 동시에 에미터 치수를 결정하는 역할을 갖는다. 다음으로, 개구부 저면(底面)에 노출하는 절연막(4)을 없애고, 개구부 내부 및 개구부 주변의 절연막(9)상에 n형 다결정 실리콘 반도체층(8)을 형성한다. 그 후, 1000℃, N2, 20sec 정도의 조건으로 열처리를 행함으로써, n형 다결정 실리콘 반도체층(8)으로부터 불순물이 확산하여 선택 에피택셜성장층(3)의 표면영역에 에미터영역으로 되는 n형 불순물확산영역(31)이 형성된다. 이와 같이, 에피택셜성장층(3)으로부터 바이폴라 트랜지스터의 베이스영역이 형성된다. p형 다결정 실리콘 반도체층(5)은 베이스의 인출전극으로서 이용하는데, 기생저항을 저감할 필요성으로부터 저저항인 것이 바람직하다. 다결정 실리콘 반도체층(8)은 에미터전극으로서 이용된다. 다결정 실리콘 반도체층(5)은 외부 베이스전극으로서 이용된다. 이 절연막(2)의 개구부는, 상기 열처리에 의해 개구부 측벽에 있어서 절연막과 반도체기판의 계면으로부터 절연막의 실리콘산화물이 분해되어 가고, 최종적으로 개구부의 적어도 에지부분의 단면형상이 역테이퍼형상으로 성형된다.
이와 같이, 본 발명에 있어서는 에피택셜성장층의 제조공정에 맞춘 효율좋은 개구부 형성방법이 제공된다. 이 단면형상이 역테이퍼형상의 절연막 개구부에 실리콘 단결정으로 이루어진 에피택셜성장층이 성장하기 때문에, 에피택셜성장층의 측면과 절연막 개구부의 간극이 없어 양자는 밀착한다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크가 현저히 감소한다.
다음으로, 제6(a)도 내지 제8(c)도를 참조하여 개구부의 역테이퍼형상을 형성하는 방법을 더 상세히 설명한다. 도면은, 모두 본 발명의 열처리공정의 진행상황을 설명하는 절연막의 개구부 근방의 반도체기판의 단면도이다.
본 발명의 열처리공정은, 에피택셜성장층을 성장시키기 위한 절연막의 개구부를 성형하기 위해 행해진다. 열처리에 의해 반도체기판상의 얇은 자연산화막을 제거하는 것은 물론, 개구부를 구성하는 절연막의 두꺼운 산화막을 분해하고 제거하여 개구부의 형상을 바꾸는 것에 특징이 있다.
종래, 반도체기판 표면의 산화막이나 파티클을 제거하여 청정하게 하는 것은 보통으로 행해지고 있는 것이다. 그리고, 이와 같이 표면처리를 행한 반도체기판상에 에피택셜성장을 형성하기 위해 진공실내에 탑재된 후에도 자연산화막이 형성되기 때문에, 성장전에 이것을 없애고 있었다. 본 발명에서는, 개구부의 성형시에 자연산화막도 제거되기 때문에, 자연산화막을 제거하는 처리를 그것만 독립하여 행할 필요는 없다. 더욱이, 진공실에 반도체기판을 탑재하기 전에 표면처리를 행하는 것을 생략할 수도 있다.
① 수소(H2)가스로 열처리를 행하는 경우.
산화막이 얇아도 두꺼워도 수소가스는 원자화하여 산화막에 흡착한다. 흡착한 수소원자는 산화막과 반응하여 수증기와 실리콘원자가 생성된다. 수증기는 이탈하고, 실리콘원자는 산화막에 흡착한다. 이 반응은 다음 식 (1),(2)와 같이 표시된다.
H2→ 2H (1)
SiO2+4H → 2H2O+Si (2)
자연산화막과 같은 얇은 산화막을 처리하는 경우는 반응 (1), (2)에 덧붙여 다음 식 (3)과 같은 반응도 동시에 진행한다.
즉, 반도체기판의 실리콘과 산화막이 반응하여 일산화실리콘가스로 되어 반도체기판으로부터 이탈한다. 또는, 역으로 이 가스가 반응하여 산화막과 실리콘이 생성된다.
Si+SiO2←→ 2SiO (3)
② 실란가스로 열처리를 행하는 경우
산화막이 얇아도 두꺼워도 동일한 반응이 행해진다. 실란가스는 SiH2가스와 수소가스로 분해되고, SiH2가스는 반도체기판 표면에 흡착한다. 그리고, 기판 표면에 흡착한 SiH2는 실리콘과 실란가스로 변화한다. 이 실리콘은 기판 표면에 흡착되고, 실란가스는 이탈한다. 더욱이, 흡착된 실리콘은 산화막과 반응하여 일산화실리콘가스로 되어 반도체기판으로부터 이탈한다. 이들 반응은 다음 식 (4), (5), (6), (7)과 같이 표시된다.
SiH4←→ SiH2+H2(4)
SiH2(가스) → SiH2(흡착) (5)
2SiH2→ Si+SiH4(6)
Si+SiO2→ 2SiO (7)
제6(a)도 및 제6(b)도는 상기 수소가스 분위기내에서의 열처리에 의한 반응을 나타낸 것으로, 제6(a)도는 자연산화막이 형성된 반도체기판의 반응상황을 나타내고, 제6(b)도는 두꺼운 산화막이 형성된 반도체기판의 반응상황을 나타내고 있다.
제7(a)도 및 제7(b)도는 상기 실란가스 분위기내에서의 열처리에 의한 반응을 나타낸 것으로, 제7(a)도는 자연산화막이 형성된 반도체기판의 반응상황을 나타내고, 제7(b)도는 두꺼운 산화막이 형성된 반도체기판의 반응상황을 나타내고 있다.
이상 설명한 바와 같이, 표면에 실리콘산화막이 형성된 실리콘 반도체기판을 열처리하면, 분위기가스는 반도체기판 표면에 있어서 산화막, 반도체 기판 등과의 반응이 진행된다(제8(a)도). 따라서, 개구부(21)의 어느 절연막(SiO2)에서는 개구부(21)의 저면으로부터 절연막(2)의 SiO2가 분해되어 가고, 화살표방향으로 분해가 진행되어 간다(제8(b)도). 그리고, 열처리가 종료하면 개구부(21)에는 역테이퍼형상의 측벽(22)이 형성된다(제8(c)도). 처리시간이 30~60sec 정도로 짧으면 반도체기판 표면의 얇은 산화막이 제거될 뿐, 개구부 측벽의 형상은 소기의 목적에 부합한 단면 역테이퍼형상으로 성형되지 않는다.
다음으로, 제9도 및 제10도를 참조하여 실시예 2를 설명한다.
제9도는 바이폴라 트랜지스터를 갖춘 반도체장치의 단면도이고, 제10도는 그 평면도로, 그 A-A′선 부분의 단면도가 제9도이다. 바이폴라 트랜지스터의 에미터-베이스영역은 실시예 1과 동일하다. 도면은, 예컨대 n형 실리콘 반도체기판상에 형성한 절연막 개구부에 저온 선택 에피택셜성장법에 의해 p형 반도체층을 형성한 구조의 반도체장치이다. 불순물농도가 1x1016~1x1017㎤ 정도인 n형 실리콘 반도체기판(1)에는 소자분리영역이 매립되어 있고, 소자분리영역은 얕은 트렌치 및 깊은 트렌치로 구성되며, 이들 트렌치에는 예컨대 SiO2막으로 이루어진 절연막이 매립되어 있다. 반도체기판(1)상에는 실리콘산화막 등의 절연막(2)이 형성되어 있다. 이 절연막(2)에는 실리콘반도체 등의 에피택셜성장층(3)을 형성하는 개구부가 설치되어 있다. 개구부 측벽의 에지부분은 단면 역테이퍼형상으로 되어 있고, 적어도 에피택셜성장층이 접하고 있는 부분은 역테이퍼형상이다. 개구부 측벽의 에피택셜성장층(3)이 접하고 있지 않은 부분은 수직으로 되어 있다. 개구부에는 반도체기판(1)의 주면이 노출하고 있고, 이 주면상에 p형 실리콘 반도체의 에피택셜성장층(3)이 성장된다.
에피택셜성장층(3)의 중앙부분은 실리콘산화막 등으로 이루어진 절연막(4)으로 피복되어 있다. 절연막(2,4) 및 에피택셜성장층(3)상에는 에피택셜성장층(3)과 전기적으로 접속되어 있는 베이스전극(소위, 외부 베이스영역)으로 되는 p형 다결정 실리콘막(5)이 형성되어 있다. 다결정 실리콘막(5)상에 실리콘산화막으로 이루어진 절연막(6)이 형성되어 있다. 절연막(6)과 다결정 실리콘막(5) 및 절연막(4)을 관통하여 에피택셜성장층(3)의 표면을 노출시키는 개구부가 형성되어 있고, 그 측면에는 실리콘질화막으로 이루어진 측벽절연막(7)이 형성되어 있다. 측벽절연막(7)은 절연막(4)상에 형성되고, 절연막(6) 및 다결정 실리콘막(5)의 측면을 피복하고 있다. 이 개구부내의 저면에 노출하고 있는 에피택셜성장층(3)의 표면영역에는 에미터영역을 구성하는 불순물확산영역(31)이 형성되어 있다. 에피택셜성장층(3)은 베이스영역을 구성하고 있다. 이 불순물확산영역(31)에 전기적으로 접속되는 에미터전극을 구성하는 다결정 실리콘막(8)이 개구부내의 측벽절연막(7)상 및 개구부 주변의 절연막(6)상에 형성된다. 개구부에 형성된 측벽절연막(7)은 에미터전극과 베이스전극을 분리하는 역할과 더불어 에미터 치수를 결정하는 역할을 갖는다. 다결정 실리콘막(5)상의 절연막(6)의 소정 영역에 개구부가 형성되고, 거기에 베이스 인출전극으로 되는 알루미늄 등의 금속전극(13)이 형성된다.
또, 소자영역에 있어서, 반도체기판(1)상의 절연막(2,6)의 소정 영역에 개구부가 형성되고, 거기에 콜렉터 인출전극으로 되는 알루미늄 등의 금속전극(14)이 형성된다.
이 실시예의 선택 에피택셜성장층은 단면 역테이퍼형상의 절연막의 개구부에 성장하기 때문에, 이 에피택셜성장층의 측면과 절연막 개구부 측벽의 간극이 없어 양자는 밀착하고 있다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크는 현저히 감소한다. 이 단면형상이 역테이퍼형상인 절연막 개구부는, 실란이나 수소가스 등의 분위기에서 열처리함으로써 테이퍼각이 45도 이하인 역테이퍼형상으로 용이하게 성형된다. 이 열처리는 에피택셜성장장치내에서 행해질 수 있기 때문에, 반도체장치의 제조공정이 효율화된다.
다음으로, 제11도를 참조하여 실시예 3을 설명한다.
도면은 반도체기판에 형성된 바이폴라 트랜지스터의 단면도이다. 이것은 선택 에피택셜성장층(3)을 베이스영역으로 하여 바이폴라 트랜지스터를 형성한 예를 나타내고 있다.
절연막(2)의 개구부의 단면 역테이퍼형상의 측벽(22)에 따라 선택 에피택셜성장층(3)을 형성하기 때문에, 절연막(2) 및 에피택셜성장층(3)상에 CVD법 등에 의한 절연막(CVDSiO2막; 15)을 형성한다. 이 절연막(15)에 패터닝한 포토레지스트(도시하지 않음)를 마스크로 하여 이방성 에칭 등에 의해 밑바탕 층이 노출하는 개구부를 형성한다. 에피택셜성장층(3)이 노출하는 개구부에 n형 다결정 실리콘 반도체층(81)을 형성하고, 그 후 1000℃, N2, 20sec 정도의 조건으로 열처리를 행함으로써, 반도체층(81)의 불순물이 확산하여 에미터영역으로 되는 n형 불순물확산영역(31)이 형성된다.
다결정 실리콘 반도체층(81)은, 이 반도체층상에 형성된 알루미늄 등의 금속전극(82)과 더불어 에미터전극(8)으로서 이용된다. 에피택셜성장층(3)은 베이스영역으로 된다. 절연막(15)의 에피택셜성장층(3)이 노출하는 다른 개구부에는 이 성장층과 접촉하도록 알루미늄 등의 금속전극(13)이 형성된다. 금속전극(13)은 베이스 인출전극으로서 이용된다. 절연막(15)의 반도체기판(1) 표면이 노출하는 개구부에는 이 반도체기판(1)의 고불순물농도의 콜렉터 접촉영역(16)과 접촉하도록 알루미늄 등의 금속전극(14)이 형성된다. 금속전극(13,14)은 동일 공정으로 형성해도 좋다. 금속전극(14)은 콜렉터 인출전극으로서 이용된다.
이 실시예에서는, 외부 베이스영역을 에피택셜성장층(3)이 겸용하고 있다.
이 실시예의 선택 에피택셜성장층은 단면 역테이퍼형상의 절연막의 개구부에 성장하기 때문에, 이 에피택셜성장층의 측면과 절연막 개구부 측벽의 간극이 없어 양자는 밀착하고 있다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크는 현저히 감소한다. 이 단면형상이 역테이퍼형상인 절연막 개구부는, 실란이나 수소가스 등의 분위기에서 열처리함으로써 테이퍼각이 45도 이하인 역테이퍼형상으로 용이하게 성형된다. 이 열처리는 에피택셜성장장치내에서 행할 수 있기 때문에, 반도체장치의 제조공정이 효율화된다.
다음으로, 제12도를 참조하여 실시예 4를 설명한다.
지금까지의 예는 에피택셜성장층을 절연막의 개구부에 노출하는 반도체기판 표면에만 선택적으로 성장시키고 있지만, 이 실시예에서는 절연막과 그 개구부 내부를 포함하는 반도체기판 전면에 반도체층을 성장시킨다. 이 반도체층은, 통상 비선택 에피택셜성장층이라 한다.
먼저, 불순물농도가 1x1016~1x1017㎤ 정도인 n형 실리콘 반도체기판(1)상에 막두께 100㎚ 정도의 SiO2등의 절연막(2)을 형성한다. 다음으로, 절연막(2)상에 포토레지스트(도시하지 않음)를 피복하고, 이것을 패터닝한다. 패터닝된 포토레지스트를 마스크로 하여 RIE 등의 에칭을 행하여 절연막(2)에 개구부를 형성한다. 이 절연막(2)상 및 개구부로 둘러싸인 반도체기판(1)상에 막두께 50~70㎚ 정도의 p형 실리콘 반도체층을 비선택적으로 에피택셜성장시킨다. 성장온도는 700℃ 정도의 저온으로 행한다. 비선택 에피택셜성장층(이하, 에피택셜성장층이라 한다; 17)은 개구부의 반도체기판(1)상 뿐만 아니라 절연막(2)상에도 성장한다. 이 경우, 반도체 기판(1)상에서는 단결정이 성장하고, 절연막(2)상에서는 다결정이 형성된다.
즉, 이 에피택셜성장층(17)은 개구부내에서 성장하는 단결정 실리콘영역(171)과 절연막(2)상에 형성되는 다결정 실리콘영역(172)으로 구성되어 있다. 다음으로, 이 실리콘 반도체층(17)은 소정 형상으로 패터닝된다. 개구부의 측벽은 단면형상이 역테이퍼형상이다. 그리고, 에피택셜성장층(17)은 개구부내에서는 단결정 실리콘영역(171)으로 되어 있다.
다음으로, 패터닝된 실리콘 반도체층(17) 상에 CVD법 등에 의한 절연막(CVDSiO2막; 15)을 적층한다. 이 절연막(15)은 패터닝되어 에미터형성영역이 노출하도록 에미터 개구부가 형성되고, 여기에 단결정 실리콘영역(171)이 노출한다. 이 에미터 개구부의 측면에는 질화실리콘 등의 측벽절연막(7)이 형성되어 있다. 실리콘 반도체층(17)의 다결정 실리콘영역(172)은 베이스 인출전극으로서 이용하는데, 기생저항을 저감할 필요성으로부터 저저항인 것이 바람직하다. 다음으로, 에미터 개구부에 n형 다결정 실리콘 반도체층(8)을 형성하고, 그 후 1000℃, N2, 20sec 정도의 조건으로 열처리를 행함으로써, 단결정 실리콘영역(171)의 표면영역에 에미터영역으로 되는 n형 불순물확산영역(31)이 형성된다.
다결정 실리콘 반도체층(8)은 에미터전극으로서 이용된다. 단결정 실리콘영역(171)은 베이스영역으로서 이용된다. 다결정 실리콘영역(172)은 외부 베이스전극으로서 이용된다.
절연막(2,15)에는 각각 밑바탕 층이 노출하도록 개구부를 열고, 이 밑바탕과 접촉하도록 금속전극(13,14)을 형성한다. 금속전극(13)은 베이스 인출전극으로서 이용되고, 금속전극(14)은 반도체기판(1)의 고불순물농도의 콜렉터 접촉영역(16)에 접속되어 콜렉터 인출전극으로서 이용된다.
이 실시예의 비선택 에피택셜성장층(3)은 단면 역테이퍼형상의 절연막(2)의 개구부에 성장하기 때문에, 이 에피택셜성장층의 측면과 절연막 개구부 측벽의 간극이 없어 양자는 밀착하고 있다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크는 현저히 감소한다. 이 단면형상이 역테이퍼형상인 절연막 개구부는, 실란이나 수소가스 등의 분위기에서 열처리함으로써 테이퍼각이 45도 이하인 역테이퍼형상으로 용이하게 성형된다. 이 열처리는 에피택셜성장장치내에서 행할 수 있기 때문에, 반도체장치의 제조공정이 효율화된다.
본 발명은, 개구부가 형성된 절연막을 수소, 실란 또는 디실란 등의 수소원자를 함유한 비산화성 가스의 분위기내에서 열처리를 행한다. 반도체기판상에 에피택셜 반도체층을 형성하는 구조를 갖춘 반도체장치는, 반도체기판상의 실리콘산화물 등의 절연막에는 등방성 에칭에 의해 단면 테이퍼형상의 개구부가 형성되는데, 이 개구부는 상기 열처리에 의해 개구부 측벽에 있어서 절연막과 반도체기판의 계면으로부터 절연막의 실리콘산화물이 분해되어 가고, 최종적으로 개구부의 적어도 에지부분의 단면형상이 역테이퍼형상으로 성형된다. 이와 같은 형상의 절연막 개구부에 실리콘 단결정으로 이루어진 에피택셜성장층이 성장하기 때문에, 에피택셜성장층의 측면과 절연막 개구부의 간극이 형성되지 않아 양자는 밀착한다. 따라서, 에피택셜성장층/반도체기판간의 접합불량리크가 현저히 감소한다.
Claims (13)
- 제1도전형 반도체기판상에 형성된 절연막에 이 반도체기판 주면이 노출한 개구부를 형성하는 공정과, 상기 반도체기판을 열처리함으로써 상기 개구부의 단면형상을 역테이퍼형상으로 성형하는 공정 및, 상기 개구부내의 상기 반도체기판상에 제2도전형 반도체층을 에피택셜성장시키는 공정을 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
- 제1도전형 반도체기판상에 형성된 절연막에 이 반도체기판 주면이 노출한 개구부를 형성하는 공정과, 상기 반도체기판을 열처리함으로써 상기 개구부의 단면형상을 역테이퍼형상으로 성형하는 공정 및, 상기 절연막상 및 상기 개구부내의 상기 반도체기판상에 제2도전형 반도체층을 성장시키는 공정을 구비하여 구성되고, 상기 반도체층은, 상기 반도체기판상에는 단결정이고, 상기 절연막상에서는 다결정이 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체층은 기상성장장치내에서 형성되고, 상기 열처리는 이 기상성장장치내에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 반도체층은 기상성장장치내에서 형성되고, 상기 열처리는 이 기상성장장치내에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 열처리는 수소원소를 함유한 비산화성 가스의 분위기내에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 열처리는 수소원소를 함유한 비산화성 가스의 분위기내에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 비산화성 가스는 수소가스, 실란 및 디실란중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 비산화성 가스는 수소가스, 실란 및 디실란중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 단면 역테이퍼형상의 개구부 측면은 상기 반도체층의 측면과 동일형상을 갖추고 있고, 양자의 상기 측면은 서로 접촉하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 단면 역테이퍼형상의 개구부 측면은 상기 반도체층의 측면과 동일형상을 갖추고 있고, 양자의 상기 측면은 서로 접촉하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 열처리에서의 열처리온도는 920℃~1200℃의 범위에 있고, 열처리시간은 100초~600초의 범위에 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 열처리에서의 열처리온도는 920℃~1200℃의 범위에 있고, 열처리시간은 100초~600초의 범위에 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1도전형 반도체기판상에 형성된 절연막에 이 반도체기판 주면이 노출한 개구부를 형성하는 공정과, 상기 반도체기판을 열처리함으로써 상기 개구부의 단면형상을 역테이퍼형상으로 성형하는 공정 및, 상기 개구부내의 상기 반도체기판상에 제2도전형 반도체층을 에피택셜성장시키는 공정 및, 상기 반도체층의 표면영역에 제1도전형 불순물확산영역을 형성하는 공정을 구비하여 구성되고, 상기 반도체기판을 콜렉터영역, 상기 반도체층을 베이스영역, 상기 불순물확산영역을 에미터영역으로 하는 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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