JPH06244208A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06244208A JPH06244208A JP5030673A JP3067393A JPH06244208A JP H06244208 A JPH06244208 A JP H06244208A JP 5030673 A JP5030673 A JP 5030673A JP 3067393 A JP3067393 A JP 3067393A JP H06244208 A JPH06244208 A JP H06244208A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor
- substrate
- silicon
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title description 39
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000013078 crystal Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 239000007772 electrode material Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 27
- 239000010703 silicon Substances 0.000 abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 229920005591 polysilicon Polymers 0.000 abstract description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 238000001259 photo etching Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 機械的強度が強く安定して半導体装置を製造
することができる半導体装置の製造方法の製造方法を提
供することにある。 【構成】 単結晶シリコン基板１上にシリコン酸化膜２
を堆積し、シリコン酸化膜２に穴３をあけ、穴３にシリ
コンエピタキシャル基板４をエピタキシャル成長させ
る。そして、シリコンエピタキシャル基板４の両端を残
してシリコンエピタキシャル基板４の周辺部のシリコン
酸化膜２を除去する。さらに、シリコンエピタキシャル
基板４を酸化して単結晶シリコン基板１と絶縁分離する
とともにゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン７を配置する。その後、ポリシリコン７を
マスクとしたシリコンエピタキシャル基板４への不純物
拡散にて自己整合的にソース・ドレイン領域を形成す
る。
することができる半導体装置の製造方法の製造方法を提
供することにある。 【構成】 単結晶シリコン基板１上にシリコン酸化膜２
を堆積し、シリコン酸化膜２に穴３をあけ、穴３にシリ
コンエピタキシャル基板４をエピタキシャル成長させ
る。そして、シリコンエピタキシャル基板４の両端を残
してシリコンエピタキシャル基板４の周辺部のシリコン
酸化膜２を除去する。さらに、シリコンエピタキシャル
基板４を酸化して単結晶シリコン基板１と絶縁分離する
とともにゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン７を配置する。その後、ポリシリコン７を
マスクとしたシリコンエピタキシャル基板４への不純物
拡散にて自己整合的にソース・ドレイン領域を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものである。
法に関するものである。
【０００２】
【従来の技術】ＳＯＩ構造のＭＯＳトランジスタの製造
方法の一つとして特開平３−２８８４７５号公報に示さ
れているものがある。これは、半導体に対し挟み込むよ
うにゲート電極を配置することによりチャネル幅が大き
くとれるようにしたものである。又、ＳＯＩ構造となっ
ており、周辺のトランジスタとは絶縁分離できるので外
乱による影響を受けないメリットがある。
方法の一つとして特開平３−２８８４７５号公報に示さ
れているものがある。これは、半導体に対し挟み込むよ
うにゲート電極を配置することによりチャネル幅が大き
くとれるようにしたものである。又、ＳＯＩ構造となっ
ており、周辺のトランジスタとは絶縁分離できるので外
乱による影響を受けないメリットがある。
【０００３】
【発明が解決しようとする課題】しかし、構造的には機
械的強度に問題がある。つまり、エピタキシャル成長さ
せた基板下に酸化膜を形成するにはその基板を薄くする
必要があり、薄くした基板を酸化させたり、洗浄を繰り
返したり、ゲート電極を形成する等においてエピタキシ
ャル基板が折れることが考えられる。
械的強度に問題がある。つまり、エピタキシャル成長さ
せた基板下に酸化膜を形成するにはその基板を薄くする
必要があり、薄くした基板を酸化させたり、洗浄を繰り
返したり、ゲート電極を形成する等においてエピタキシ
ャル基板が折れることが考えられる。
【０００４】そこで、この発明の目的は、機械的強度が
強く安定して半導体装置を製造することができる半導体
装置の製造方法の製造方法を提供することにある。
強く安定して半導体装置を製造することができる半導体
装置の製造方法の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、単結晶半導
体基板上に絶縁膜を堆積し、前記絶縁膜に穴をあける第
１工程と、前記穴に半導体をエピタキシャル成長させる
第２工程と、前記半導体の一部の部位を残して当該半導
体の周辺部の前記絶縁膜を除去する第３工程と、前記半
導体を酸化して前記単結晶半導体基板と絶縁分離すると
ともにゲート酸化膜を形成する第４工程と、前記ゲート
酸化膜上にゲート電極材を配置する第５工程と、前記ゲ
ート電極材をマスクとした前記半導体への不純物拡散に
て自己整合的にソース・ドレイン領域を形成する第６工
程とを備えた半導体装置の製造方法をその要旨とするも
のである。
体基板上に絶縁膜を堆積し、前記絶縁膜に穴をあける第
１工程と、前記穴に半導体をエピタキシャル成長させる
第２工程と、前記半導体の一部の部位を残して当該半導
体の周辺部の前記絶縁膜を除去する第３工程と、前記半
導体を酸化して前記単結晶半導体基板と絶縁分離すると
ともにゲート酸化膜を形成する第４工程と、前記ゲート
酸化膜上にゲート電極材を配置する第５工程と、前記ゲ
ート電極材をマスクとした前記半導体への不純物拡散に
て自己整合的にソース・ドレイン領域を形成する第６工
程とを備えた半導体装置の製造方法をその要旨とするも
のである。
【０００６】
【作用】第１工程により単結晶半導体基板上に絶縁膜が
堆積され、絶縁膜に穴があけられる。そして、第２工程
により穴に半導体がエピタキシャル成長させられ、第３
工程により半導体の一部の部位を残して半導体の周辺部
の絶縁膜が除去される。これにより、半導体は絶縁膜に
て支えられることとなる。
堆積され、絶縁膜に穴があけられる。そして、第２工程
により穴に半導体がエピタキシャル成長させられ、第３
工程により半導体の一部の部位を残して半導体の周辺部
の絶縁膜が除去される。これにより、半導体は絶縁膜に
て支えられることとなる。
【０００７】さらに、第４工程により半導体が酸化され
て単結晶半導体基板と絶縁分離されるとともにゲート酸
化膜が形成される。そして、第５工程によりゲート酸化
膜上にゲート電極材が配置され、第６工程によりゲート
電極材をマスクとした半導体への不純物拡散にて自己整
合的にソース・ドレイン領域が形成される。
て単結晶半導体基板と絶縁分離されるとともにゲート酸
化膜が形成される。そして、第５工程によりゲート酸化
膜上にゲート電極材が配置され、第６工程によりゲート
電極材をマスクとした半導体への不純物拡散にて自己整
合的にソース・ドレイン領域が形成される。
【０００８】
【実施例】（第１実施例）以下、この発明を具体化した
一実施例を図面に従って説明する。
一実施例を図面に従って説明する。
【０００９】図１〜図１３を用いて本実施例の半導体装
置の製造方法を説明する。まず、図１，２に示すよう
に、単結晶シリコン基板１の上にシリコン酸化膜２を３
μｍ堆積する。そして、シリコン酸化膜２に長方形状の
穴３をホトエッチにより形成する。この穴３内において
単結晶シリコン基板１の表面が露出している。
置の製造方法を説明する。まず、図１，２に示すよう
に、単結晶シリコン基板１の上にシリコン酸化膜２を３
μｍ堆積する。そして、シリコン酸化膜２に長方形状の
穴３をホトエッチにより形成する。この穴３内において
単結晶シリコン基板１の表面が露出している。
【００１０】その後、図３，４に示すように、単結晶シ
リコン基板１の上面のシリコンの選択エキタキシャル成
長法により穴３内にシリコンエピタキシャル基板４を形
成する。このシリコンエピタキシャル基板４の上面は、
シリコン酸化膜２の上面より低くなっている。尚、穴３
を完全にシリコンエピタキシャル基板４で埋めてもよ
い。
リコン基板１の上面のシリコンの選択エキタキシャル成
長法により穴３内にシリコンエピタキシャル基板４を形
成する。このシリコンエピタキシャル基板４の上面は、
シリコン酸化膜２の上面より低くなっている。尚、穴３
を完全にシリコンエピタキシャル基板４で埋めてもよ
い。
【００１１】さらに、図５，６に示すように、シリコン
エピタキシャル基板４の両端を支えるように再度ホトエ
ッチによりシリコンエピタキシャル基板４の周辺のシリ
コン酸化膜２をエッチングする。
エピタキシャル基板４の両端を支えるように再度ホトエ
ッチによりシリコンエピタキシャル基板４の周辺のシリ
コン酸化膜２をエッチングする。
【００１２】引き続き、図７に示すように、酸化を行
い、シリコンエピタキシャル基板４の下にシリコン酸化
膜５を形成するとともにゲート酸化膜６を形成する。
尚、ここで、図５，６に示す状態から、シリコンエピタ
キシャル基板４を覆うようにＳｉ 3 Ｎ4 膜を１５００Å
成膜した後、酸化しシリコンエピタキシャル基板４の下
に酸化膜を形成してからＳｉ3 Ｎ4 膜を除去しゲート酸
化膜６を形成してもよい。
い、シリコンエピタキシャル基板４の下にシリコン酸化
膜５を形成するとともにゲート酸化膜６を形成する。
尚、ここで、図５，６に示す状態から、シリコンエピタ
キシャル基板４を覆うようにＳｉ 3 Ｎ4 膜を１５００Å
成膜した後、酸化しシリコンエピタキシャル基板４の下
に酸化膜を形成してからＳｉ3 Ｎ4 膜を除去しゲート酸
化膜６を形成してもよい。
【００１３】さらに、図８に示すように、ゲート電極材
としてのポリシリコン７を堆積し、図９，１０に示すよ
うに、ホトエッチによりパターニングする。そして、ポ
リシリコン７をマスクとしたシリコンエピタキシャル基
板４への不純物拡散にて自己整合的にソース・ドレイン
領域を形成する。つまり、ボロンまたはリン、またはヒ
素をイオン注入することでソース・ドレイン領域を形成
する。
としてのポリシリコン７を堆積し、図９，１０に示すよ
うに、ホトエッチによりパターニングする。そして、ポ
リシリコン７をマスクとしたシリコンエピタキシャル基
板４への不純物拡散にて自己整合的にソース・ドレイン
領域を形成する。つまり、ボロンまたはリン、またはヒ
素をイオン注入することでソース・ドレイン領域を形成
する。
【００１４】さらに、図１１に示すように、酸化膜８を
形成する。そして、図１２に示すように、コンタクトホ
ール９をホトエッチングにより形成した後、ソース・ド
レイン・ゲートに対しアルミ電極１０を形成する。
形成する。そして、図１２に示すように、コンタクトホ
ール９をホトエッチングにより形成した後、ソース・ド
レイン・ゲートに対しアルミ電極１０を形成する。
【００１５】図１３には、アルミ電極１０の配置状態を
示す平面図を示す。以上により、ＳＯＩ型ＭＯＳトラン
ジスタが製造される。このような製造工程において図５
に示すように縦型のシリコンエピタキシャル基板４の両
端をシリコン酸化膜２で支持しているので、機械的強度
が向上する。つまり、エピタキシャル成長させた基板４
下に酸化膜５を形成するにはその基板４を薄くする必要
があり、薄くした基板４を酸化させたり、洗浄を繰り返
したり、ゲートを形成する際に折れることが考えられ
る。しかし、本実施例ではそのようなことが回避され
る。
示す平面図を示す。以上により、ＳＯＩ型ＭＯＳトラン
ジスタが製造される。このような製造工程において図５
に示すように縦型のシリコンエピタキシャル基板４の両
端をシリコン酸化膜２で支持しているので、機械的強度
が向上する。つまり、エピタキシャル成長させた基板４
下に酸化膜５を形成するにはその基板４を薄くする必要
があり、薄くした基板４を酸化させたり、洗浄を繰り返
したり、ゲートを形成する際に折れることが考えられ
る。しかし、本実施例ではそのようなことが回避され
る。
【００１６】又、ウエハの表面に顕著な凹凸がなくなる
ので金属膜配線が断線しにくくなる。さらに、このよう
なＭＯＳトランジスタにおいては、チャネル幅が大きく
とれ、電流駆動能力を大きくとることのできる。又、Ｓ
ＯＩ構造となり周辺トランジスタとは絶縁分離されてい
るので外乱による影響や素子相互間の影響を受けない。
ので金属膜配線が断線しにくくなる。さらに、このよう
なＭＯＳトランジスタにおいては、チャネル幅が大きく
とれ、電流駆動能力を大きくとることのできる。又、Ｓ
ＯＩ構造となり周辺トランジスタとは絶縁分離されてい
るので外乱による影響や素子相互間の影響を受けない。
【００１７】このように本実施例においては、単結晶シ
リコン基板１（単結晶半導体基板）上にシリコン酸化膜
２（絶縁膜）を堆積し、シリコン酸化膜２に穴３をあけ
（第１工程）、穴３にシリコンエピタキシャル基板４
（半導体）をエピタキシャル成長させ（第２工程）、シ
リコンエピタキシャル基板４の一部の部位を残してシリ
コンエピタキシャル基板４の周辺部のシリコン酸化膜２
を除去し（第３工程）、シリコンエピタキシャル基板４
を酸化して単結晶シリコン基板１と絶縁分離するととも
にゲート酸化膜６を形成し（第４工程）、ゲート酸化膜
６上にポリシリコン７（ゲート電極材）を配置し（第５
工程）、ポリシリコン７をマスクとしたシリコンエピタ
キシャル基板４への不純物拡散にて自己整合的にソース
・ドレイン領域を形成した（第６工程）。その結果、縦
型のシリコンエピタキシャル基板４の両端をシリコン酸
化膜２で支持しているので、機械的強度が向上して安定
してＭＯＳトランジスタを製造することができる。 （第２実施例）次に、第２実施例を図面に従って説明す
る。
リコン基板１（単結晶半導体基板）上にシリコン酸化膜
２（絶縁膜）を堆積し、シリコン酸化膜２に穴３をあけ
（第１工程）、穴３にシリコンエピタキシャル基板４
（半導体）をエピタキシャル成長させ（第２工程）、シ
リコンエピタキシャル基板４の一部の部位を残してシリ
コンエピタキシャル基板４の周辺部のシリコン酸化膜２
を除去し（第３工程）、シリコンエピタキシャル基板４
を酸化して単結晶シリコン基板１と絶縁分離するととも
にゲート酸化膜６を形成し（第４工程）、ゲート酸化膜
６上にポリシリコン７（ゲート電極材）を配置し（第５
工程）、ポリシリコン７をマスクとしたシリコンエピタ
キシャル基板４への不純物拡散にて自己整合的にソース
・ドレイン領域を形成した（第６工程）。その結果、縦
型のシリコンエピタキシャル基板４の両端をシリコン酸
化膜２で支持しているので、機械的強度が向上して安定
してＭＯＳトランジスタを製造することができる。 （第２実施例）次に、第２実施例を図面に従って説明す
る。
【００１８】本実施例は、図１４に示すように、シリコ
ンエピタキシャル基板１４とシリコン酸化膜（絶縁膜）
１２との空間を無くし、さらにポリシリコンゲート電極
（２１）表面の凹凸を無くして、より平坦化を狙ったも
のである。
ンエピタキシャル基板１４とシリコン酸化膜（絶縁膜）
１２との空間を無くし、さらにポリシリコンゲート電極
（２１）表面の凹凸を無くして、より平坦化を狙ったも
のである。
【００１９】以下にその製造方法説明する。図１５，１
６に示すように、単結晶シリコン基板１１上にシリコン
酸化膜１２を形成し素子基板となる領域をホトエッチン
グにより開口して穴１３をあける。そして、図１７，１
８に示すように、選択シリコンエキピシャル成長法によ
り穴１３をシリコンエピタキシャル基板１４で埋める。
その後、ウエハ全面にシリコン酸化膜１５を形成し、さ
らにその上にＳｉ3 Ｎ4 膜１６を形成する。
６に示すように、単結晶シリコン基板１１上にシリコン
酸化膜１２を形成し素子基板となる領域をホトエッチン
グにより開口して穴１３をあける。そして、図１７，１
８に示すように、選択シリコンエキピシャル成長法によ
り穴１３をシリコンエピタキシャル基板１４で埋める。
その後、ウエハ全面にシリコン酸化膜１５を形成し、さ
らにその上にＳｉ3 Ｎ4 膜１６を形成する。
【００２０】引き続き、図１９，２０に示すように、ゲ
ート電極を形成する領域１７におけるシリコン酸化膜１
２，１５、Ｓｉ3 Ｎ4 膜１６をホトエッチングにより開
口する。
ート電極を形成する領域１７におけるシリコン酸化膜１
２，１５、Ｓｉ3 Ｎ4 膜１６をホトエッチングにより開
口する。
【００２１】さらに、図２１に示すように、Ｓｉ3 Ｎ4
膜１８を２０００Å成膜する。そして、図２２に示すよ
うに、上記Ｓｉ3 Ｎ4 膜１８をホトエッチングによりパ
ターニングする。ただし、シリコン酸化膜１５上のＳｉ
3 Ｎ4 膜１６は残す。
膜１８を２０００Å成膜する。そして、図２２に示すよ
うに、上記Ｓｉ3 Ｎ4 膜１８をホトエッチングによりパ
ターニングする。ただし、シリコン酸化膜１５上のＳｉ
3 Ｎ4 膜１６は残す。
【００２２】引き続き、図２３に示すように、ＬＯＣＯ
Ｓ酸化を行い、シリコンエピタキシャル基板１４の下に
シリコン酸化膜１９を形成する。そして、図２４，２５
に示すように、シリコンエピタキシャル基板１４上のＳ
ｉ3 Ｎ4 膜１８のみを除去する。
Ｓ酸化を行い、シリコンエピタキシャル基板１４の下に
シリコン酸化膜１９を形成する。そして、図２４，２５
に示すように、シリコンエピタキシャル基板１４上のＳ
ｉ3 Ｎ4 膜１８のみを除去する。
【００２３】さらに、図２６に示すように、酸化を行
い、ゲート酸化膜２０を形成する。次に、図２７に示す
ように、ウエハ全面にポリシリコン２１を成膜する。引
き続き、図２８，２９に示すように、Ｓｉ3 Ｎ4 膜１６
の表面が現れるまでポリシリコン２１を研磨する。
い、ゲート酸化膜２０を形成する。次に、図２７に示す
ように、ウエハ全面にポリシリコン２１を成膜する。引
き続き、図２８，２９に示すように、Ｓｉ3 Ｎ4 膜１６
の表面が現れるまでポリシリコン２１を研磨する。
【００２４】そして、図１４に示すように、Ｓｉ3 Ｎ4
膜１６を熱リン酸で除去する。次に、ポリシリコン２１
をマスクとしたシリコンエピタキシャル基板１４へのイ
オン注入にて自己整合的にソース・ドレイン領域を形成
する。最後に、層間絶縁膜及びコンタクトホールを形成
した後、アルミ電極を形成する。
膜１６を熱リン酸で除去する。次に、ポリシリコン２１
をマスクとしたシリコンエピタキシャル基板１４へのイ
オン注入にて自己整合的にソース・ドレイン領域を形成
する。最後に、層間絶縁膜及びコンタクトホールを形成
した後、アルミ電極を形成する。
【００２５】尚、この発明は上記各実施例に限定される
ものではなく、例えば、ゲート電極材としてはポリシリ
コンの他にも、シリサイド等であってもよい。
ものではなく、例えば、ゲート電極材としてはポリシリ
コンの他にも、シリサイド等であってもよい。
【００２６】
【発明の効果】以上詳述したようにこの発明によれば、
機械的強度が強く安定して半導体装置を製造することが
できる優れた効果を発揮する。
機械的強度が強く安定して半導体装置を製造することが
できる優れた効果を発揮する。
【図１】第１実施例の製造工程を示す斜視図である。
【図２】製造工程を示す断面図である。
【図３】製造工程を示す斜視図である。
【図４】製造工程を示す断面図である。
【図５】製造工程を示す斜視図である。
【図６】製造工程を示す断面図である。
【図７】製造工程を示す断面図である。
【図８】製造工程を示す断面図である。
【図９】製造工程を示す断面図である。
【図１０】製造工程を示す斜視図である。
【図１１】製造工程を示す断面図である。
【図１２】製造工程を示す断面図である。
【図１３】製造工程を示す平面図である。
【図１４】第２実施例の製造工程を示す斜視図である。
【図１５】製造工程を示す斜視図である。
【図１６】製造工程を示す断面図である。
【図１７】製造工程を示す斜視図である。
【図１８】製造工程を示す断面図である。
【図１９】製造工程を示す斜視図である。
【図２０】製造工程を示す断面図である。
【図２１】製造工程を示す断面図である。
【図２２】製造工程を示す断面図である。
【図２３】製造工程を示す断面図である。
【図２４】製造工程を示す断面図である。
【図２５】製造工程を示す斜視図である。
【図２６】製造工程を示す断面図である。
【図２７】製造工程を示す断面図である。
【図２８】製造工程を示す斜視図である。
【図２９】製造工程を示す断面図である。
１ 単結晶シリコン基板（単結晶半導体基板） ２ シリコン酸化膜（絶縁膜） ３ 穴 ４ シリコンエピタキシャル基板（半導体） ６ ゲート酸化膜 ７ ポリシリコン（ゲート電極材）
Claims (1)
- 【請求項１】 単結晶半導体基板上に絶縁膜を堆積し、
前記絶縁膜に穴をあける第１工程と、 前記穴に半導体をエピタキシャル成長させる第２工程
と、 前記半導体の一部の部位を残して当該半導体の周辺部の
前記絶縁膜を除去する第３工程と、 前記半導体を酸化して前記単結晶半導体基板と絶縁分離
するとともにゲート酸化膜を形成する第４工程と、 前記ゲート酸化膜上にゲート電極材を配置する第５工程
と、 前記ゲート電極材をマスクとした前記半導体への不純物
拡散にて自己整合的にソース・ドレイン領域を形成する
第６工程とを備えたことを特徴とした半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030673A JPH06244208A (ja) | 1993-02-19 | 1993-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030673A JPH06244208A (ja) | 1993-02-19 | 1993-02-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244208A true JPH06244208A (ja) | 1994-09-02 |
Family
ID=12310245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030673A Pending JPH06244208A (ja) | 1993-02-19 | 1993-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244208A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268553A (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2009188424A (ja) * | 2002-01-28 | 2009-08-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7737506B2 (en) | 2002-01-28 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7795734B2 (en) | 2002-01-28 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-02-19 JP JP5030673A patent/JPH06244208A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188424A (ja) * | 2002-01-28 | 2009-08-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7737506B2 (en) | 2002-01-28 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7795734B2 (en) | 2002-01-28 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2011101057A (ja) * | 2002-01-28 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2019068092A (ja) * | 2002-01-28 | 2019-04-25 | 株式会社半導体エネルギー研究所 | 半導体素子 |
| JP2005268553A (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2804539B2 (ja) | 半導体装置およびその製造方法 | |
| JPS63140571A (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JP3152959B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JPH03286536A (ja) | 半導体装置およびその製造方法 | |
| US7391077B2 (en) | Vertical type semiconductor device | |
| JP2937253B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06244208A (ja) | 半導体装置の製造方法 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JP2565162B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JP4792645B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP3003598B2 (ja) | 半導体装置の製造方法 | |
| JP2953201B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH09321296A (ja) | 半導体装置およびその製造方法 | |
| US5187108A (en) | Method of manufacturing a bipolar transistor | |
| JPH03201564A (ja) | ラテラル型半導体装置 | |
| JP2500427B2 (ja) | バイポ―ラ型半導体装置の製造方法 | |
| JPH05152336A (ja) | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 | |
| JPH01208865A (ja) | 半導体装置の製造方法 | |
| JPH01260857A (ja) | 半導体素子およびその製造方法 | |
| JPH04321233A (ja) | 半導体装置の製造方法 | |
| JPH0475349A (ja) | 半導体装置の製造方法 | |
| JPH03177073A (ja) | 薄膜トランジスタ | |
| JPS59132677A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04256366A (ja) | 電界効果トランジスタ及びその製造方法 |