JPH04256366A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ型、ＭＩＳ型、
ＭＥＳ型等の電界効果トランジスタ（以下、ＦＥＴとい
う）の構造及び製造方法に関するものである。

【０００２】

【従来の技術】従来、ＬＳＩの高集積化を図るために、
トランジスタを三次元化する構造が提案されている。三
次元的構造の電界効果トランジスタとしては、例えば文
献「春季応用物理学会　　予稿集　　第２分冊」、［１
Ｐ−ＰＣ−１］（１９８９）ｐ６６５に記載されるよう
な、縦型トランジスタがある。以下、従来の縦型トラジ
スタの構成について図を用いて説明する。

【０００３】図２は、従来の電界効果トランジスタの一
構成例を示す断面図である。

【０００４】このＦＥＴ１０は、シリコン基板１１に形
成されたウェル１２の上面付近にソース領域１３を有し
ており、ソース領域１３上には、シリコン基板１１の主
平面に対して垂直方向に伸びるチャネル領域１４が設け
られている。チャネル領域１４の一端はソース領域１２
に接し、他端にはドレイン領域１５が形成されている。

【０００５】さらに、チャネル領域１４の周囲には、そ
のチャネル領域１４を取り囲むようにゲート電極１６（
及び構成に応じて図示しないゲート酸化膜）が設けられ
、またドレイン領域１５の上部には、ドレイン領域１５
に接して、メタル配線１７が形成されている。

【０００６】以上のような構造を有するＦＥＴ１０を製
造する場合、例えばトレンチ技術を用いて所定の深さを
有する島状のチャネル領域１４をつくり、これと共にソ
ース領域１３及びドレイン領域１５をつくり込み、チャ
ネル領域１４を取り囲むようにゲート電極１６（及び構
成に応じて図示しないゲート酸化膜）を形成し、さらに
メタル配線１７を形成する。

【０００７】このようなＦＥＴ１０では、チャネル領域
１４を狭くし、ゲート電極１６で囲む構造であるため、
チャネル領域１４へのゲート支配力が高まり、平面的な
トランジスタと比較して優れたカットオフ特性を示し、
基板バイアス効果が小さいなどの特徴が得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＦＥＴの構造及び製造方法では、次のよう
な課題があった。

【０００９】（ａ）　　従来のＦＥＴ１０の構造では、
通常の平面的なＦＥＴと比べて、比較的小さな占有面積
内でもチャネル幅即ち電流駆動能力を確保できるが、例
えばチャネル領域１４へのゲート支配力に起因するトラ
ンジスタ特性の向上を図るために微細化を進めて行った
場合、電流駆動能力が低下してしまう。

【００１０】（ｂ）　　従来のＦＥＴ１０を製造する場
合、図２からも分かるように構造が複雑であることから
、例えばチャネル領域１４、ゲート電極１６及びメタル
配線１７などの形成及び精度の確保等が困難であり、製
造プロセスも複雑化・高度化し、コストか高くなったり
歩留りの低効率化を招いたりするおそれがある。

【００１１】本発明は、前記従来技術が持っていた課題
として、プロセスの複雑化・高度化を来す点、微細化を
進めた場合に電流駆動能力が低下する点について解決し
た電界効果トランジスタ及びその製造方法を提供するも
のである。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、半導体の能動領域上面付近に形成さ
れたソース領域（またはドレイン領域）と、前記ソース
領域（またはドレイン領域）上に形成され、該ソース領
域（またはドレイン領域）と絶縁されたゲート電極と、
前記ゲート電極に側部の全面または一部が囲まれ一端が
前記ソース領域（またはドレイン領域）に接し、前記能
動領域表面とほぼ垂直な電流経路を有する１つまたは複
数のチャネル領域と、前記ゲート電極と絶縁して前記チ
ャネル領域の他端に形成されたドレイン領域（またはソ
ース領域）とを、設けて電界効果トランジスタを構成し
たものである。

【００１３】第２の発明は、電界効果トランジスタの製
造方法を、以下のような各工程を順次施す構成にした。

【００１４】即ち、半導体の能動領域に不純物を導入し
てソース領域（またはドレイン領域）を形成する工程と
、前記ソース領域（またはドレイン領域）上に開孔部を
有する絶縁膜を介して電極形成層を形成する工程と、前
記電極形成層を少なくとも前記開孔部上を残して選択的
に除去し、該開孔部を介して前記ソース領域（またはド
レイン領域）に連接した第１の電極配線と、前記絶縁膜
により前記ソース領域（またはドレイン領域）と絶縁し
たゲート電極とを同時に形成する工程と、前記電極形成
層の除去箇所内に前記ソース領域（またはドレイン領域
）に接して半導体を導入しチャネル領域を形成する工程
と、前記チャネル領域の上部に不純物を導入してドレイ
ン領域（またはソース領域）を形成する工程と、前記ド
レイン領域（またはソース領域）と絶縁膜が被着された
前記ゲート電極との上に、導電層をパターニングして該
ゲート電極と絶縁されかつ該ドレイン領域（またはソー
ス領域）と接した第２の電極配線を形成する工程とを、
順に施して電界効果トランジスタを製造するものである
。

【００１５】第３の発明は、電界効果トランジスタのう
ち特にＭＯＳＦＥＴを製造する際の製造方法を、以下の
ような各工程を順次施して行うようにしたものである。

【００１６】即ち、シリコン基板上のフィールド酸化膜
によって囲まれた能動領域に不純物をイオン注入または
拡散してソース領域（またはドレイン領域）を形成する
工程と、前記能動領域及びフィールド酸化膜上の一部ま
たは全面に、開孔部を有するシリコン酸化膜を介してポ
リシリコンを堆積し電極形成層を形成する工程と、前記
電極形成層を少なくとも前記開孔部上を残して選択的に
除去し、前記開孔部を介して前記ソース領域（またはド
レイン領域）に連接した第１の電極配線と、前記シリコ
ン酸化膜により前記ソース領域（またはドレイン領域）
と絶縁したゲート電極とを同時に形成する工程とを、順
次施す。

【００１７】引き続き、前記ゲート電極及びシリコン基
板を酸化する工程と、前記電極形成層の除去箇所におけ
る前記シリコン基板上の酸化膜を除去した後、選択エピ
タキシャル成長法により該電極形成層の除去箇所におけ
るシリコン基板上にシリコン結晶を成長させ、該シリコ
ン結晶に不純物を導入してチャネル領域を形成する工程
と、前記チャネル領域の上部に不純物を導入してドレイ
ン領域（またはソース領域）を形成する工程と、前記ド
レイン領域（またはソース領域）とシリコン酸化膜が被
着された前記ゲート電極との上に、金属膜をパターニン
グして該ゲート電極と絶縁されかつ該ドレイン領域（ま
たはソース領域）と接した第２の電極配線を形成する工
程とを、順次施して電界効果トランジスタを製造するも
のである。

【００１８】

【作用】第１の発明によれば、以上のように電界効果ト
ランジスタを構成したので、同一の前記能動領域上に１
つまたは複数のチャネル領域が設けられ、そのチャネル
領域の電流経路が能動領域表面と平行な主平面に対して
垂直またはそれに近い角度となり、さらにはチャネル領
域の側面（電流の方向と平行な方向）の全面または一部
が前記ゲート電極に囲まれる構造となる。このため、前
記１つまたは複数のチャネル領域の電流経路を流れる電
流は、該チャネル領域の側面を囲むゲート電極に印加さ
れる制御信号に応じて生じる空乏層により導通が制御さ
れる。よって、前記チャネル領域を囲むゲート電極間隔
に応じて該チャネル領域の断面形状を設定すれば、ゲー
ト電極に印加される制御信号による電流経路の電流に対
する導通制御を効果的に行いつつ、例えば前記１つのチ
ャネル領域の断面形状に応じ、また前記複数のチャネル
領域の設定数及びその断面形状に応じて、チャネル領域
におけるチャネルサイズが確保され、十分な電流駆動能
力が得られる。

【００１９】第２の発明によれば、以上のように電界効
果トランジスタの製造方法を構成したので、例えば以下
のような各工程を主な工程として電界効果トランジスタ
が製造される。

【００２０】先ず、半導体の能動領域に不純物を導入し
てソース領域（またはドレイン領域）を形成する工程を
施し、その後、ソース領域（またはドレイン領域）上に
開孔部を有する絶縁膜を介して電極形成層を形成する工
程を施す。ここで、前記絶縁膜は、前記ソース領域（ま
たはドレイン領域）形成前に予め形成しておいたり、あ
るいは該各ソース領域（またはドレイン領域）作製後に
形成するなどの設定が可能であり、また絶縁膜の形成プ
ロセスに応じて前記開孔部の形成プロセスも種々の設定
が可能である。

【００２１】前記電極形成層を形成した後、該電極形成
層を少なくとも前記開孔部上を残して選択的に除去する
工程を施し、該開孔部を介して前記ソース領域（または
ドレイン領域）に連接した第１の電極配線と、前記絶縁
膜により前記ソース領域（またはドレイン領域）と絶縁
したゲート電極とを、同時に形成する。

【００２２】次に、前記電極形成層の除去箇所内に前記
ソース領域（またはドレイン領域）に接して半導体を導
入しチャネル領域を形成する工程を施す。ここで、これ
まで経たプロセスにもよるが、例えば前記絶縁膜が前記
除去箇所の底部に残存している場合には、それを除去し
て該除去領域内に形成されるチャネル領域が前記ソース
領域（またはドレイン領域）と接するような処理を行っ
ておく。その後、前記チャネル領域の上部に不純物を導
入してドレイン領域（またはソース領域）を形成する工
程を施し、さらに、前工程で形成されたドレイン領域（
またはソース領域）と絶縁膜が被着された前記ゲート電
極との上に、導電層をパターニングして、該ゲート電極
と絶縁されかつ該ドレイン領域（またはソース領域）と
接した第２の電極配線を形成する工程を施す。ここで、
前記ゲート電極に被着された前記絶縁膜により、前記ゲ
ート電極と前記ドレイン領域（またはソース領域）とが
絶縁されるものであるが、該絶縁膜は前記第２の電極配
線の形成前までのプロセスにおいて予め形成しておく。 以上のようにして前記各工程を主たる工程として施し、
必要に応じて他の付加的な工程を施せば所望の電界効果
トランジスタが製造される。

【００２３】第３の発明によれば、以上のように電界効
果トランジスタの製造方法を構成したので、例えば以下
のような各工程を主な工程として電界効果トランジスタ
、特にＭＯＳＦＥＴの製造が行われる。

【００２４】先ず、シリコン基板上に例えば直接あるい
はウェル等を介してフィールド酸化膜を設けて能動領域
を形成し、その能動領域に不純物をイオン注入または拡
散してソース領域（またはドレイン領域）を形成する工
程を施す。その後、前記能動領域及びフィールド酸化膜
上の一部または全面に、開孔部を有するシリコン酸化膜
を介してポリシリコンを堆積し電極形成層を形成する工
程を施す。ここで、前記シリコン酸化膜及び開孔部は、
先の工程または後の工程のいずれにおいて形成してもよ
い。例えば、先の工程で不純物の導入にイオン注入を用
いる場合の一例としては、同一能動領域上にシリコン酸
化膜を形成し、そのシリコン酸化膜を介してイオン注入
によりソース領域（またはドレイン領域）を形成した後
、そのシリコン酸化膜の一部を除去して開孔部を形成し
、その後にポリシリコンの堆積により電極形成層を形成
するプロセスが挙げられる。

【００２５】前記電極形成層を形成した後に、前記電極
形成層を少なくとも前記開孔部上を残して選択的に除去
する工程を施し、該開孔部を介して前記ソース領域（ま
たはドレイン領域）に連接した第１の電極配線と、前記
シリコン酸化膜により前記ソース領域（またはドレイン
領域）と絶縁したゲート電極とを同時に形成する。

【００２６】次に、前記ゲート電極（即ち前記ポリシリ
コン）及びシリコン基板を酸化する工程を施す。これに
より、前記ゲート電極上及びその側面にシリコン酸化膜
が形成され、前記シリコン基板上のシリコン酸化膜がさ
らに膜厚を増す。この後、次工程を施す。即ち、前記ゲ
ート電極上及びその側面にシリコン酸化膜を残しかつ前
記電極形成層の除去箇所における前記シリコン基板上の
酸化膜を除去して、シリコン基板を露出させた後、選択
エピタキシャル成長法により該電極形成層の除去箇所に
おけるシリコン基板上にシリコン結晶を成長させ、該シ
リコン結晶に例えばイオン注入等により不純物を導入し
てチャネル領域を形成する工程を施す。前工程で形成し
たチャネル領域の上部に例えばイオン注入等により不純
物を導入してドレイン領域（またはソース領域）を形成
する工程を施す。その後、得られたドレイン領域（また
はソース領域）とシリコン酸化膜が被着された前記ゲー
ト電極との上に、例えばアルミニウム（Ａｌ）等の金属
膜をパターニングして該ゲート電極と絶縁されかつ該ド
レイン領域（またはソース領域）と接した第２の電極配
線を形成する工程を施す。以上のような主な工程を経て
、所望の電界効果トランジスタが製造される。

【００２７】従って、前記課題を解決できるのである。

【００２８】

【実施例】図１は、本発明の実施例の電界効果トランジ
スタであるＭＯＳＦＥＴの概略的な構成図であり、同図
（ａ）は側面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断
面図である。

【００２９】このＭＯＳＦＥＴ２０は、シリコン基板２
１を備えており、シリコン基板２１上にはフィールド酸
化膜２２が形成され、そのフィールド酸化膜２２に囲ま
れたシリコン基板２１上には能動領域２３が形成されて
いる。

【００３０】能動領域２３の表面付近には、例えばソー
ス領域２４が形成されており、そのソース領域２４の上
面には、シリコン酸化膜２５が形成されている。シリコ
ン酸化膜２５には、開孔部２５ａを含む複数のコンタク
ト孔がパターニングされており、開孔部２５ａを含むシ
リコン酸化膜２５上には、フィールド酸化膜２２上に延
設されたソース側電極配線２６が形成されている。さら
に、シリコン酸化膜２５上には、ソース側電極配線２６
から間隔を隔ててゲート電極２７が形成されている。こ
のゲート電極２７は、ソース側電極配線２６と異なる経
路でフィールド酸化膜２２上に延設されている。

【００３１】ゲート電極２７の表面には、ポリシリコン
酸化膜２８が被着されており、またゲート電極２７の内
部領域には、例えば図１（ａ），（ｂ）に示すような複
数（例えば３つ）のチャネル領域２９が形成されている
。なお、図１（ｂ）でチャネル領域２９は２点破線で示
されている。

【００３２】本実施例の場合、各チャネル領域２９は、
ほぼ立方体形状をなし、例えば不純物をドーピングした
シリコン材料で形成されている。各チャネル領域２９の
側部は、ゲート電極２７によって囲まれ、一端はシリコ
ン酸化膜２５のコンタクト孔を介してソース領域２４に
接している。また、チャネル領域２９の断面形状は、囲
んでいるゲート電極２７の側辺間の間隔に応じて設定さ
れている。即ち、チャネル領域２９は、能動領域２３表
面（シリコン基板２１の主平面と平行）に垂直な方向に
電流経路を有するように構成されるものであり、その電
流経路の電流の導通はゲート電極２７へ印加する制御信
号によってコントロールされる。この電流経路を流れる
電流の制御特性（トランジスタ特性等）は、例えば制御
信号のレベルに依存すると共に、チャネル領域２９の断
面形状に依存する。これは、例えばゲート電極２７間の
間隔が余り広すぎるとゲート電極２７のチャネル領域２
９に対する導通制御が効果的に行えず、チャネル領域２
９への有効なゲート支配力が得られないということであ
る。従って、この点を考慮した上で、チャネル領域２９
の断面形状は、任意の形状に設定されるものである。

【００３３】各チャネル領域２９のそれぞれの他端には
、ドレイン領域３０が形成されており、各ドレイン領域
３０とポリシリコン酸化膜２８が被着されたゲート電極
２７との上には、例えばアルミニウム（Ａｌ）等の金属
からなるドレイン側電極配線３１が形成されている。 ここで、ドレイン側電極配線３１は、ポリシリコン酸化
膜２８によりゲート電極２７と絶縁されかつドレイン領
域３０とは電気的に接続されている。

【００３４】次に、以上のような構成を有するＭＯＳＦ
ＥＴ２０の製造方法の一例を図３及び図４を用いて説明
する。ここで、図３及び図４は、本発明の実施例の電界
効果トランジスタの製造方法を示す製造工程図であり、
図３（ａ）〜（ｃ）は、図１のＭＯＳＦＥＴの製造プロ
セスでゲート電極及びソース側電極配線を同時に形成す
るまでの製造工程を示すものであり、図４（ｄ）〜（ｆ
）は、図１のＭＯＳＦＥＴの製造プロセスでゲート電極
及びソース側電極配線形成後の製造工程を示すものであ
る。なお、図３及び図４は、一連の製造プロセスにおけ
る製造工程図であり、図中、図１の要素と共通の要素に
は共通の符号が付されている。

【００３５】図１のＭＯＳＦＥＴ１０をＮ型トランジス
タとして形成する場合、例えば以下のような各工程■〜
■を経て製造される。

【００３６】工程■ 本工程■は、ソース領域を形成するまでの工程である。 例えば図３（ａ）に示すように、単結晶シリコンを用い
たＰ型シリコン基板２１上に、ホトリソグラフィ技術等
による通常の素子分離プロセスによって、フィルード酸
化膜２２を形成し、シリコン基板２１上のフィルード酸
化膜２２で囲まれた領域に能動領域２３を形成する。

【００３７】次に、能動領域２３に熱酸化を施して例え
ば３ｎｍ程度のシリコン酸化膜２５を形成する。さらに
、シリコン酸化膜２５を介して、シリコン基板２１上に
例えばヒ素（Ａｓ）イオン４１を不純物として加速電圧
３０ｋｅＶ、ドーズ量１．０×１０１５（ｉｏｎｓ／ｃ
ｍ２　）の条件でイオン注入し、能動領域２３上面付近
にＮ＋　拡散層、即ちソース領域２４を形成する。

【００３８】工程■ 本工程■は、電極形成層を形成するまでの工程である。 例えば図３（ｂ）に示すように、シリコン酸化膜２５の
一部分を除去して開孔部２５ａを形成した後、能動領域
２３及びフィールド酸化膜２２上に電極形成層であるＮ
＋　型ポリシリコン層４２を形成する。ポリシリコン層
４２の形成は、例えば、能動領域２３及びフィールド酸
化膜２５上の全面にポリシリコンを４５０ｎｍ程度堆積
し、そのポリシリコンにＮ型の不純物であるリン（Ｐ）
を固相拡散して行う。

【００３９】工程■ 本工程■は、電極形成層を選択的に除去しさらにソース
側電極配線及びゲート電極を同時に形成する工程である
。例えば図３（ｃ）に示すように、前工程■で形成され
たポリシリコン層４２をパターニングして、ソース側電
極配線２６、ゲート電極２７及びチャネル領域用除去箇
所４３を形成する。これら各部２６，２７，４３は、同
時に自己整合的に形成される。ここで、ソース側電極配
線２６は、開孔部２５ａを介してソース領域２４と電気
的に接続されかつゲート電極２７とは電気的に絶縁され
ている。また、ゲート電極２７は、シリコン酸化膜２５
によってソース領域２４と電気的に絶縁されている。

【００４０】工程■ 本工程■は、チャネル領域を形成するまでの工程であり
、ゲート電極及びシリコン基板を酸化する工程と、選択
エピタキシャル成長法を用いてチャネル領域を形成する
工程とからなっている。

【００４１】先ず、酸化の工程では、前工程■で形成さ
れたゲート電極２７及びシリコン基板２１に例えば熱酸
化を施す。すると、図４（ｄ）に示すように、ゲート電
極２７の上部及び側部にポリシリコン酸化膜２８が形成
され、除去箇所４３におけるシリコン酸化膜２５の膜厚
が増す。この時、シリコン基板２１に用いた単結晶シリ
コンと、ゲート電極２７及びソース側電極配線２６に用
いたポリシリコンとでは酸化速度が異なり、ポリシリコ
ンの方が例えば２〜３倍程度早くなる。このため、例え
ば除去箇所４３におけるシリコン基板２１上のシリコン
酸化膜２５の膜厚が１０ｎｍ程度となるような条件で熱
処理を行うと、ポリシリコン酸化膜２８は例えば２５ｎ
ｍ程度形成される。

【００４２】次に、選択エピタキシャル成長法を用いて
チャネル領域を形成する工程では、先ず、酸化の工程で
形成された図４（ｄ）中のシリコン酸化膜２５及びポリ
シリコン酸化膜２８に対して、例えばフッ酸などをエッ
チャントとしたエッチングを１０ｎｍ程度施し、除去箇
所４３におけるシリコン酸化膜２５を除去する。この時
、ポリシリコン酸化膜２８の方はもとの膜厚が厚いため
例えば１５ｎｍ程度除去されずに残る。その後、選択エ
ピタキシャル成長法により、図４（ｅ）に示すように、
除去箇所４３のシリコン基板２１上（ソース領域２４が
形成されたシリコン基板２１が露出している部分）に単
結晶シリコン４４を成長させる。この際、単結晶シリコ
ン４４は、ゲート電極２７内部領域の除去箇所４３に形
成されるのみならず、ゲート電極２７とソース側電極配
線２６との間にも形成される。この間の部分は、ゲート
電極２７の外側にあるので後にチャネル領域とならない
ため必要ない領域であり、例えば新たなプロセスを付加
して形成されないようにすることも可能であるが、形成
されても動作上の支障は来さない。

【００４３】このようにして単結晶シリコン４４を形成
した後、その単結晶シリコン４４にボロン（Ｂ）イオン
を不純物としてイオン注入すれば、図４（ｆ）に示すよ
うに、例えばＰ型シリコンからなるチャネル領域２９が
形成される。この場合のイオン注入条件としては、例え
ば加速電圧８０ｋｅＶ、ドーズ量１．０×１０１３（ｉ
ｏｎｓ／ｃｍ２　）を設定する。なお、図４（ｆ）中、
本工程でチャネル領域２９に注入された不純物（ボロン
イオン）は同領域中に点を付して示している。

【００４４】工程■ 本工程■は、ドレイン領域を形成する工程である。前工
程■で不純物が注入されたチャネル領域２９の上部に、
図４（ｆ）中に矢印で示すように、例えば不純物として
ヒ素（Ａｓ）イオン４５を加速電圧３０ｋｅｖ、ドーズ
量１×１０１６（ｉｏｎｓ／ｃｍ２　）の条件でイオン
注入し、図１（ａ）に示すようなＮ＋　拡散層、即ちド
レイン領域３０を形成する。

【００４５】工程■ 本工程■は、第２の電極配線を形成する工程である。シ
リコン酸化膜２８が被着されたゲート電極２７上とドレ
イン領域３０上とに、例えばアルミニウム（系金属）等
を選択的に成膜して、図１に示すようなドレイン側電極
配線３１を形成する。以後必要に応じて他の処理を施す
などすれば、所望のＭＯＳＦＥＴ２０が製造され、本実
施例の製造工程が終了する。

【００４６】図１のＭＯＳＦＥＴ２０を動作させる場合
、ゲート電極２７に制御信号を印加すると、その信号に
応じて各チャネル領域２９に空乏層が形成され、各チャ
ネル領域２９内の電流経路の有効な大きさが調整される
。従って、ソース側電極配線２６及びドレイン側電極配
線３１間に電圧を印加し、ソース領域２４及びドレイン
領域３０を介してチャネル領域２９に電流を流すと、そ
の電流は、ソース領域２４またはドレイン領域３０から
、複数のチャネル領域２９ヘ分流し、さらにドレイン領
域３０またはソース領域２４で合流して、制御信号に応
じた空乏層によって電流量等が制御される。

【００４７】本実施例の電界効果トランジスタ及びその
製造方法では、次のような利点が得られる。

【００４８】（Ａ）　　本実施例のＭＯＳＦＥＴ２０の
構造では、同一能動領域２３内に複数のチャネル領域２
９を設け、かつその断面形状をゲート電極間の間隔に応
じて設定したので、良好なゲート支配力を確保できてカ
ットオフ特性等のトランジスタ特性を劣化させることな
く、十分に電流駆動能力を向上させることができる。

【００４９】（Ｂ）　　本実施例のＭＯＳＦＥＴ２０の
構造によれば、従来技術に比べて平坦化が可能であり、
素子の信頼性の向上や、配線等を含む他の素子への断線
阻止等の好影響を及ぼす効果などが期待できる。

【００５０】（Ｃ）　　本実施例の製造方法では、同一
能動領域２３内に複数のチャネル領域２９を任意の形状
で、かつ任意の位置に設けることができ、例えばプロセ
ス中に用いるホトリソ工程における合わせ余裕の向上、
あるいは設計の自由度の向上などが図れる。

【００５１】（Ｄ）　　本実施例の製造方法によれば、
従来のプロセスの組み合わせでＦＥＴの製造を行え、か
つ製造プロセスの構成を容易化できるため、コストや歩
留りの改善効果が期待できる。

【００５２】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものが挙げられる。

【００５３】（Ｉ）　　上記実施例のＭＯＳＦＥＴ２０
は、その構成の変更が可能である。例えばチャネル領域
２９は、図１においては側部をゲート電極２７に取り囲
まれた構造としたが、必ずしも側部の全面が囲まれてい
る必要はなく、一部がゲート電極２７に囲まれるような
構造にしてもよい。

【００５４】また、チャネル領域２９は、３個に限定さ
れず、他の複数個設けるようにしてもよいし、１つでも
よい。例えば１つの場合には、優れたトランジスタ特性
を得つつ電流経路を確保し電流駆動能力を向上させるた
めに、そのチャネル領域の断面形状をゲート電極間の間
隔に応じて適宜設定すればよい。その場合のゲート電極
及びチャネル領域の断面形状としては、例えば図５に示
すようなものが考えられる。

【００５５】図５は、ゲート電極及びチャネル領域の変
形例を示すもので、電流経路に垂直方向の断面形状を示
す図であり、同図（ａ）は第１の例、同図（ｂ）は第２
の例である。

【００５６】図５（ａ）に示す第１の例では、ゲート電
極２７ａの内部領域に１つのチャネル領域２９ａが形成
されており、図５（ｂ）に示す第２の例では、ゲート電
極２７ｂの内部領域に１つのチャネル領域２９ｂが形成
されている。このようなゲート電極２７ａ，２９ａ、チ
ャネル領域２９ａ，２９ｂを、例えばそれぞれ図１（ｂ
）のゲート電極パターン及びチャネル領域パターンに代
えて設ければ、上記実施例と同様の作用・効果が得られ
る。

【００５７】以上の他にも、ゲート電極及びチャネル領
域の構造については断面形状を含み様々な変形が可能で
あり、また他の構成要素についても種々の変形が可能で
ある。

【００５８】（ＩＩ）　　上記実施例の電界効果トラン
ジスタの製造方法は、一例を概略的に示したものであり
、製造工程手順、製造技術、及び製造条件等について種
々の変形が可能である。例えば、上記実施例では、Ｎ型
のＭＯＳＦＥＴについて説明したが、不純物のタイプを
逆にすることでＰＭＯＳも同様のプロセスで容易に形成
できる。

【００５９】（ＩＩＩ）　　上記実施例では、下側をソ
ース、上側をドレインとしたが、逆でもよい。

【００６０】（ＩＶ）　上記実施例では、電界効果トラ
ンジスタとしてＭＯＳＦＥＴを例にとって説明したが、
本発明は、一般的なＭＩＳ型等を含む種々の電界効果ト
ランジスタに対して幅広く適用が可能である。

【００６１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、上述したように電界効果トランジスタを構成
したので、断面形状がゲート電極との位置関係を考慮し
て設定された１つまたは複数のチャネル領域を備え、チ
ャネル領域への優れたゲート支配力が得られて良好なト
ランジスタ特性を持ちつつ、十分な電流駆動能力の向上
が達成可能な電界効果トランジスタを実現できる。

【００６２】第２及び第３の発明によれば、以上のよう
に電界効果トランジスタの製造方法を構成したので、従
来の製造技術の組み合わせにより、比較的簡単なプロセ
スで製造を行えると共に、製造精度の緩和を図れ信頼性
の高い素子製造が可能となり、かつ設計自由度の向上を
図ることができて、製造コスト及び歩留り等を改善する
ことができる。特に第３の発明によれば、ＭＯＳＦＥＴ
の製造にあたってより簡潔なプロセスにより所望の素子
を精度良く製造することができる。

【図面の簡単な説明】

【図１】本発明の実施例の電界効果トランジスタの概略
的な構成図である。

【図２】従来の電界効果トランジスタの一構成例を示す
断面図である。

【図３】本発明の実施例の電界効果トランジスタの製造
方法を示す製造工程図である。

【図４】本発明の実施例の電界効果トランジスタの製造
方法を示す製造工程図である。

【図５】ゲート電極及びチャネル領域の変形例を示す図
である。

【符号の説明】

２０　　ＭＯＳＦＥＴ ２１　　シリコン基板 ２２　　フィールド酸化膜 ２３　　能動領域 ２４　　ソース領域 ２５　　シリコン酸化膜 ２５ａ　　開孔部 ２６　　ソース側電極配線 ２７　　ゲート電極 ２８　　ポリシリコン酸化膜 ２９　　チャネル領域 ３０　　ドレイン領域 ３１　　ドレイン側電極配線 ４１，４５　　不純物であるヒ素イオン４２　　ポリシ
リコン層 ４３　　除去箇所 ４４　　単結晶シリコン

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体の能動領域上面付近に形成され
   たソース領域またはドレイン領域と、前記ソース領域ま
   たはドレイン領域上に形成され、該ソース領域またはド
   レイン領域と絶縁されたゲート電極と、前記ゲート電極
   に側部の全面または一部が囲まれ一端が前記ソース領域
   またはドレイン領域に接し、前記能動領域表面とほぼ垂
   直な電流経路を有しかつ囲むゲート電極間隔に応じて設
   定された断面形状を有する１つまたは複数のチャネル領
   域と、前記ゲート電極と絶縁して前記チャネル領域の他
   端に形成されたドレイン領域またはソース領域とを、備
   えたことを特徴とする電界効果トランジスタ。
2. 【請求項２】　　半導体の能動領域に不純物を導入して
   ソース領域またはドレイン領域を形成する工程と、前記
   ソース領域またはドレイン領域上に開孔部を有する絶縁
   膜を介して電極形成層を形成する工程と、前記電極形成
   層を少なくとも前記開孔部上を残して選択的に除去し、
   該開孔部を介して前記ソース領域またはドレイン領域に
   連接した第１の電極配線と、前記絶縁膜により前記ソー
   ス領域またはドレイン領域と絶縁したゲート電極とを同
   時に形成する工程と、前記電極形成層の除去箇所内に前
   記ソース領域またはドレイン領域に接して半導体を導入
   しチャネル領域を形成する工程と、前記チャネル領域の
   上部に不純物を導入してドレイン領域またはソース領域
   を形成する工程と、前記ドレイン領域またはソース領域
   と絶縁膜が被着された前記ゲート電極との上に、導電層
   をパターニングして該ゲート電極と絶縁されかつ該ドレ
   イン領域またはソース領域と接した第２の電極配線を形
   成する工程とを、順に施すことを特徴とする電界効果ト
   ランジスタの製造方法。
3. 【請求項３】　　シリコン基板上のフィールド酸化膜に
   よって囲まれた能動領域に不純物をイオン注入または拡
   散してソース領域またはドレイン領域を形成する工程と
   、前記能動領域及びフィールド酸化膜上の一部または全
   面に、開孔部を有するシリコン酸化膜を介してポリシリ
   コンを堆積し電極形成層を形成する工程と、前記電極形
   成層を少なくとも前記開孔部上を残して選択的に除去し
   、前記開孔部を介して前記ソース領域またはドレイン領
   域に連接した第１の電極配線と、前記シリコン酸化膜に
   より前記ソース領域またはドレイン領域と絶縁したゲー
   ト電極とを同時に形成する工程と、前記ゲート電極及び
   シリコン基板を酸化する工程と、前記電極形成層の除去
   箇所における前記シリコン基板上の酸化膜を除去した後
   、選択エピタキシャル成長法により該電極形成層の除去
   箇所におけるシリコン基板上にシリコン結晶を成長させ
   、該シリコン結晶に不純物を導入してチャネル領域を形
   成する工程と、前記チャネル領域の上部に不純物を導入
   してドレイン領域またはソース領域を形成する工程と、
   前記ドレイン領域またはソース領域とシリコン酸化膜が
   被着された前記ゲート電極との上に、金属膜をパターニ
   ングして該ゲート電極と絶縁されかつ該ドレイン領域ま
   たはソース領域と接した第２の電極配線を形成する工程
   とを、順に施すことを特徴とする電界効果トランジスタ
   の製造方法。