JPS62169480A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電極形成技術、さらには自己整合（セルファラ
イメント）により微細な電極構造を形成する技術に関す
るもので、たとえばＭＯ８半導体装置における電極形成
に利用して有効な技術に関するものである。

〔従来の技術〕

低不純物密度ドレイン（以下ＬＤＤと称す。）構造をも
つＭｏＳトランジスタについては、日経マクロウ社発行
ＮＩＫＫＥＩ　　ＭＩＣＲＯ’ＤＥＶＩＣＥＳ１９８５
年７月号ｐ１３６〜１４５にｒｓｉ−ＬＳＩデバイス・
プロセス」として記載されている。

その概要はゲート長１．２〜１．３　μｍｃＭＯ８トラ
ンジスタにおいて、ポリサイド（多結晶シリコンと金属
の合金）からなるゲートを設け、このゲー）Ｋ絶縁物よ
りなる側壁を設ける。この側壁とフィールド酸化膜とを
マスクに用いて、自己整合的に拡散されたソース・ドレ
イン領域を有し、ゲート直下のチャネル部には低不純物
濃度拡散にょるＰ／６を設けることにより高耐圧構造と
したものである。

このＬＤＤ構造のＭＯＳトランジスタを製造するにあた
って、本発明者により検討された技術（必しも公知では
ない）は、ｎチャネルＭＯＳトランジスタについて説明
すると以下の通りである。

ｆｉｌ　　第８図に示すように、Ｐ型Ｓｉ基板１表面に
おいて、フィールド酸化膜２により囲まれた領域の表面
に熱酸化膜３を形成し、その上にポリＳｉ又はポリサイ
ドよりなるゲート４を設け、このフィールド酸化膜２と
ゲート４をマスクとしてリンなどのドナーをイオン打込
みし、拡散して自己整合的にソース・ドレインｎ一層５
を形成する。

（２）　　高温低圧デポジション法を用いたＳｉｎ、を
基板１上にデポジットし、次に全面をエツチバククする
こと罠より第９図に示すようにゲート４の側面にゲート
側壁６を形成し、この側壁６をマスクにヒ素イオンをイ
オン打込みしてコンタクト用ｎ＋、ｌ１ｔ７を形成する
。

！３１ＣＶＤ法などによる形成できるＳｉｎ、等の層間
絶縁膜８を基板１土てデポジットし、選択的にエツチン
グを行ってコンタクト孔Ｃ０ＮＴ、Ｃ０ＮＴをあけた後
、ボＩＪ３ｉをデポジットし、ヒ素などのドナーを高濃
度にポリＳｉ内にイオン打込みする。その結果、第１０
図に示すような構造の低抵抗化されたソース・ドレイン
電標９を得る。

〔発明が解決しようとする問題点〕

上記の方法により製造されたＬＤＤ構造のＭＯＳＦＥＴ
は、ゲート４や側壁６を用いて自己整合的にソース・ド
レイン拡散５，５、コンタクト部拡散７．７を行うため
、相当に微細な構造が得られる。しかし、層間絶縁膜８
にコンタクト孔Ｃ０ＮＴ。

Ｃ０ＮＴをあける際は自己整合によらないため、マスク
合せ余裕を考慮し、ソース・ドレイン拡散の表面積を大
きくする必要が生じる。それゆえ、ＭＯ８ＦＥＴ自体の
占有面積は小面積とできないことがわかった。すなわち
、図中の巾り、、Ｌ２のためＭＯＳＦＥＴの高集積化に
不利となる。

このことは、メモリセルＫＭＯＳ　Ｆ　Ｅ　Ｔを使用す
るメモリ装置の大規模化を防げることになる。

本発明は上記問題を克服するためＫなされたものである
。

本発明の一つの目的はさらに微細化され集積化されたＬ
ＬＤ構造のＭＯ８半導体装置を実現することＫある。

本発明の他の一つの目的は自己整合化工程を多くし、か
つ、工程が簡略化できるＭＯ８半導体装置の製造方法を
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面からあきらかになろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基体の一主表面にフィールド酸化膜を
形成し、これに囲まれた半導体領域上に薄い絶縁膜を介
してゲートのための導体層を形成するとともにそのゲー
トの上に絶縁膜を形成する。

この絶縁膜と導体層とは同時にパターニングエッチして
ゲート部を形成し、上記ゲート部とフィールド酸化膜を
マスクに自己整合的に低不純物簡度のソース・ドレイン
を形成する。次に上記ゲート側面に絶縁膜からなるゲー
ト側壁を形成し、この側壁とフィールド酸化膜をマスク
に自己整合的に高不純物濃度のソース・ドレイン電極コ
ンタクト用拡散層及びこのコンタクト用拡散層とオーミ
ック接続する電極を形成するものである。

〔作用〕

上記した手段によれば、低不純物濃度ソース・ドレイン
と高不純物濃度コンタクト用拡散層とコンタクト穴とを
自己整合的に形成できる。さらに層間絶縁膜を使用する
ことなく、それに対するコンタクト孔あけ工程もなくな
ることにより、前記発明の目的を達成できる。

〔実施例〕

第１図乃至第６図は本発明の一実施例を示すものであっ
てＬＤＤ構造を有するｎチャンネルＭＯＳトランジスタ
をその製造プロセスの工程断面図であられしている。

以下、図面にそって、各工程ごとに詳述する。

（１１ｐ−型Ｓｉ基板工（又はｎ−型Ｓｉ基板）の表面
をボロン拡散することによりｐ−型ウェルを形成したも
のを用意し、プラズマ窒化シリコン等の耐酸化マスクを
用いてＳｉ表面を選択酸化することにより厚いフィール
ド酸化膜２を形成する。

次に熱処理を行ないこのフィールド酸化膜２に囲まれた
Ｓｉ領域表面にうすいゲート酸化膜Ｓ　ｉ　Ｏを膜３を
形成する。次いで基板１表面全面にＳｉをデポジットし
、ポリＳｉ膜４を形成し、さらに重ねて高圧低温堆積法
によるＳｉ酸化膜１０を、たとえば０．３μｍ程度の厚
さに形成する。（第１図）（２）ホトレジストマスクを
使用し、第２図に示すようにＳｉ酸化膜（Ｓｔｏｗ膜）
１０とその下のポＬＳｉ膜４とを重ねた状態で同時に加
工することにより１回のマスク工程でゲート電極４を得
ることができる。このゲート電極４及びフィールド酸化
膜２をマスクにリンＰ等のドナーをイオン打込みし拡散
させる。このこと罠より自己整合的にソース・ドレイン
層となる低不純物密度のｎ一層５が得られる。

（３）　　グー）（ｉ１ａ壁（サイドウオール）形成の
ため（・て全面に絶縁膜としてのＳｉ酸化膜（Ｓ＋０２
膜）６を充分な厚さに形成する。（第３図）この＝ｓ　
＋　０２膜６の膜厚により側壁の厚さを制御できる。

（４）次いで上記Ｓｉｎ、膜６のエッチバックを行い、
このときＳｉＯ□膜６は基板１平面と垂直方向Ｚにはエ
ツチングされやすく、基板１千面に平行方向Ｙにはエツ
チングされにくい異方性エツチング技術を利用してゲー
ト電極４′側面に接する絶縁膜よりなる側壁６を第４図
のように形成する。このエッチバンク工程ではｎ一層５
．５上のゲート酸化膜３もフィールド酸化膜２と側壁６
とをマスクに自己整合的に除去されるため、コンタクト
穴（ホール）ＣＯＮＴ　、Ｃ０ＮＴの形成のためにエツ
チング工程は不要である。

（５）ソース・ドレイン電極形成のためのポリＳ１膜１
１を基板１表面全面に形成する。（第５図）このあとホ
トエッチによりポリＳｉ膜１１をパターニングし、電極
及び配線となるべき冊分を残して他を取り除き第６図の
ようなソース・ドレイン１！極としてのボＩＪ　Ｓ　ｉ
膜１２を作る。

（６）ポリＳｉ膜１２に対してヒ素Ａｓをイオン打込み
しアニールすることにより低比抵抗化し、かつ、第６図
に示すようにこのポリＳｉ膜１２中のヒ素をＳｉ基板１
内に拡散することによりフィールド酸化膜２と側壁６と
をマスクに自己整合的に高不純物濃度のコンタクト用拡
散層としてのｎ＋層１３を形成する。第８図から第１０
図までのプロセスでは不純物のイオン打込工程は３回を
必要としたが、この発明のプロセスではポリＳｉ膜１２
内の不純物を基板内に拡散させるためイオン打込工程は
２回ですみ、工程簡略化ができる。

このようなプロセスにより製造されたｎチャネルＭＯＳ
トランジスタは新に設ける必要のあった層間絶縁膜を使
用することなく、ゲート４′の側壁６とフィールド酸化
膜とでコンタクトホールＣ０ＮＴ、Ｃ０ＮＴを構成する
ことができる。ゲート電極４とポリＳｉ引出し電極１２
．１２との間隔は側壁６′の巾りで決定される。言い換
えるならば５ｒＯｔ膜６の膜厚で制御できるため巾りを
必要にして十分な小さな巾とでき、かつ、マスク合せ余
裕を考慮せずに決定できるため集積化ができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的罠説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
である。

たとえばソースφドレイン取出しのためのポリＳｉは最
初からヒ素又はリンドープポリＳｔを使用すれば、ヒ素
イオン打込み工程を行わなくてよいＯ 本発明はＬＤＤ構造を有するＭＩＳ型トランジスタの全
てに適用可能である。

たとえば本発明は第７図に示すようにＬＤＤ構造を有す
るＣＭＯＳトランジスタに応用することができる。同図
において、右側はｎチャネルＭＯＳＦＥＴ、左側はｎチ
ャネルＭＯＳＦＥＴである。

工６はｎウェル層でこの表面にｎチャネルＭＯＳＦＥＴ
が形成される。１５はｎ”’Ｓｆ基板、１４はｎチャネ
ルＭＯＳＦＥＴのソース・ドレイン電極層である。この
ようなＣＭＯＳ７’ロセスではｐチャネル側をマスクで
覆いｎチャネルＭＯＳのソース・ドレイン５ｎ″拡散を
先に行い、その後でｎチャネルＭＯＳ側をマスクしてｐ
チャネルＭＯ３のソース・ドレインｐ＋拡散を行う。

本発明はメモリセルにＭＯＳＦＥＴを使用した半導体メ
モリ装置のメモリセルに適用した場合メモリセル面積を
小さくできるので大容易メモリ装置が形成でき、最も効
果が得られる。

本発明はバイポーラトランジスタのエミッタをポリＳｉ
からの不純物拡散で形成するタイプのバイポーラＣＭＯ
８ＩＣ（又はメモリ）に適用すると、バイポーラトラン
ジスタのエミッタ形成と８ＭＯ８ＦＥＴのコンタクト層
の形成とが同一工程でできるので、工程増加はなく微細
なＩＣを形成できる。

〔発明の効果〕

本願において開示された発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、本発明は半導体装置として微細化。

集積化が実現できるとともにその製造方法として工程簡
略化、低コスト化を可能とするものである。

【図面の簡単な説明】

第１図乃至第６図は本発明の代表的なものの一実施例を
示すものであって、ｎ　ｆ−ｒネルＭＯ８！−ランジス
タの製造プロセスの工程断面図である。 第７図は本発明の一実施例を示すＬＤＤ構造を有するＣ
−ＭＯＳ）ランジスタの断面図である。 第８図乃至第１０図はＬＤＤ構造のＭＯ８Ｉ−ランジス
タの従来プロセスの例を示す工程断面図である。 １・・・ｐ−型Ｓｉ基体、２・・・フィールドＳｉ酸化
膜、３・・・ゲート酸化膜、４・・・ポリＳｉ膜、４′
・・・ゲート、５・・・ソース・トレインｎ一層、６・
・・Ｓｉｎ。 膜、６・・・側壁、７・・・ソース・ドレインコンタク
ト部（ｎ＋層）、８・・・層間絶縁膜、９・・・ボ１７
８　ｉ（ソース争ドレイン電極）、１０・・・８７０．
膜、１１・・・ポリＳｉ膜、１２・・・ｎ−ボＩＪ　Ｓ
　ｉ　（ソース・ドレイン電極）。 、、、′−’ニー・。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主表面に厚いフィールド酸化膜によ
   り周辺より分離された半導体領域を有し、この半導体領
   域上に絶縁ゲートと、この絶縁ゲート上に形成された絶
   縁膜と、この絶縁ゲート及び絶縁膜の両側壁と接する絶
   縁物よりなるゲート側壁と、が形成され、上記半導体領
   域表面に上記絶縁ゲート及びフィールド酸化膜により自
   己整合的に形成されたソース・ドレイン拡散層を有し、
   上記ゲート側壁とフィールド酸化膜によって囲まれた領
   域をコンタクトホールとする電極が形成されていること
   を特徴とする半導体装置。 ２、半導体基体の一主表面に選択的酸化によりフィール
   ド酸化膜を形成する工程と、フィールド酸化膜により囲
   まれた半導体領域上に薄い絶縁膜を介してゲートのため
   の導体層を形成する工程と、この半導体層上に絶縁膜を
   形成する工程と、上記導体層とその上の絶縁膜とを同時
   にエッチしてゲート部パターンを形成する工程と、上記
   ゲート部及びフィールド酸化膜をマスクに自己整合的に
   ソース・ドレイン層を形成する工程と、上記導体層と絶
   縁膜からなるゲート部の側面に絶縁物よりなるゲート側
   壁を形成する工程と、上記ゲート側壁及びフィールド酸
   化膜をマスクに自己整合的にソース・ドレイン層にオー
   ミックコンタクトする電極を形成する工程と、を包含す
   ることを特徴とする半導体装置の製造方法。 ３、上記ソース・ドレイン層にオーミックコンタクトす
   る電極はソース・ドレイン・コンタクト用拡散層のため
   の不純物を含む多結晶半導体層を使用する特許請求の範
   囲第２項に記載の半導体装置の製造方法。