JPH022139A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH022139A
JPH022139A JP63306788A JP30678888A JPH022139A JP H022139 A JPH022139 A JP H022139A JP 63306788 A JP63306788 A JP 63306788A JP 30678888 A JP30678888 A JP 30678888A JP H022139 A JPH022139 A JP H022139A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電界効果トランジスタおよびその製造方法に関
する。
〔背景技術〕
集積回路が複雑化するにつわて、デバイス実装密度を高
めるために集積回路の個々の部品の寸法を小さくするこ
とがたえず求められている。電界効果トランジスタでは
チャネル寸法を短かくするだけでなく、ソース・ドレイ
ン領域を小さくすることも求められている。
チャネル長を短くする一手法は１９８２年４月１３日に
シー・シー・チャン等（Ｃ，Ｃ，Ｃｈａｎｇ　ｅＬ：ａ
ｌ）に与えられた米国特許第４，３２４，０３８号に記
載されている。開示されたデバイスは゛溝付きゲート”
（ｇｒｏｏｖｅｄ　ｇａｔ、ｅ）と称することができ、
この溝付きゲートは、金属あるいはシリサイド、酸化シ
リコン、窒化シリコン構造体をパターニングしてフィー
ルド酸化膜領域間に開口を形成し、酸化膜層を堆積しエ
ツチングして絶縁体サイドウオールスペーサを形成し、
ゲート酸化膜を成長させ、そして適当な金属コンタクト
を形成している。サイドウオールを形成する際に、窒化
シリコンはエッチストップとして作用し酸化シリコンの
オーバエッチを防いでいる。サイドウオ・−ルは絶縁体
として作用し、ゲート金属とソース・ドレインコンタク
ト層との接触を防いでいる。記載されたゲート構造は、
エツチングによってチャネル形成部の基板にダメージを
与えることがあるので、エツチングによる悪影響を受け
ることがある。さらに、パターニングの際にゲート頂部
で不整合を補償する必要があり、ゲートレイアウトに要
する水平方向寸法は最小ではない。
自己整合ソース・ドレインコンタクトによってデバイス
寸法を小さくすることも実現されている。この種手法は
ＮＥＣによって、応用物理学会誌（Ｊｏｕｒｎａｌ　ｏ
ｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ）　２１　、第３
４〜３８負、ＶＬＳ　Ｉ技術シンポジウム、１９８２年
９月１〜３日に記載されている。ゲートを形成してソー
ス・ドレインのイオン打込みの後に、バルクシリコンＬ
よりもゲートトでより厚くした酸化膜を形成している。
エツチングによフてバルクシリコン−ヒの酸化膜を除去
し、ゲート上の酸化膜を残している。次にナイトライド
層をバルクシリコン上に形成して二回［１の酸化の時に
マスクとして作用させている。ナイトライドを除去して
、ドープドポリシリコンをソース・ドレインコンタクト
として堆積している。１８Ｍテクニカルディスクロージ
ャブレティン（Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕ
ｒｅｌｌｕｌｌｅＬｉｎ）　　　２６、第４３０３〜４
３０７頁、１９８４年１月号には、ナイトライド層はイ
オン打込みによって形成されてはいるがほぼ同様のプロ
セスが記載されている。
ＮＥＣのプロセスはいくつかの欠点を有している。エッ
チストップがないので酸化ａのエツチング制御が困難で
あり、信頼性は酸化膜の厚さに依存している。さらに、
高温でナイトライドな成長させることは接合部が深くな
るので望ましくない。ＩＢＭのプロセスは、イオン打込
みは多くの欠陥を発生しやすく高い歪みレベルとなる欠
点な有している。
ソース・ドレイン領域を小さくしたデバイスをつくる他
の試みは、ウィリアム・ティ・リンチ（Ｗｉｌｌｉａｍ
　Ｔ、Ｌｙｎｃｈ）およびフレデリック・プラト＝　（
Ｆｒｅｄｅｒｉｃｋ　Ｖｒａｔｎｙ）に与えられた１９
−８４年６月１２日付の米国特許第４，４５３，３０６
号に記載されている。デバイスの製造は、初めに、導体
、絶縁体、および絶縁層上に堆積させたシリサイド形成
金属を順次積層したマルチレベルゲート電極を形成する
ことから始まる。標準的な堆積およびパターニング技術
が用いられる。次に全体に多結晶シリコン層をブランケ
ット堆積し、熱処理を行うことによってゲート構造体上
のシリサイドを形成する。・選択エツチングによってシ
リサイドを除去するとともに、ソース・ドレイン両領域
に整合したポリシリコンを残しておく。ブランケット堆
積させた誘電体層に窓を形成してソース・ドレイン両領
域のコンタクト用とする。
上記構造は自己整合的ではあるが、サイドウオールの拡
散およびエツチングが生じる可能性があり、ポリシリコ
ンとシリサイドとの境界がシャープでなくなりプロセス
の蹟密な制御は困難である。また、Ｅ記金属を含む四層
サンドイッチのエツチングには、汚染を考慮して個別の
エツチング機械を必要とすることもある。窓はソース・
ドレイン領域よりもゲート電極に対してよりスペースを
もたしているので、実装密度を低くしている。
窓にこのようなスペースをもたせることは、例えば、基
板内へのアルミニウムのスパイク可能性を少なくし、３
個のコンタクトすべてがほぼ同一レベルにあるのでエツ
チングが簡単となるので望ましいと述べている。ソース
・ドレインコンタクト窓をゲート窓よりも深くエツチン
グするとゲート窓を大きくしてしまうことがある。
（発明の概要） 本発明によれば電界効果トランジスタは以下の方法によ
って製造される。最上層に絶縁層を有したゲート電極構
造体を形成し、ゲート電極構造体の側部に絶縁体サイド
ウオールスペーサを形成し、ソース・ドレイン領域を形
成し、導電体窓バッド層を堆積およびパターニングして
少なくともパッド層の一部をソース・ドレイン両領域の
少なくとも一部と接触するようにし、誘電体層を堆積お
よびパターニングして、ソース・ドレイン領域の実質り
直」−に少なくとも窓パッド層の・一部を露出する窓を
形成し、そして窓に金属を堆積する。
従来の構造に較べて、ゲートとソース・ドレイン領域と
のスペースおよびソース・ドレイン領域それ自体が、こ
こで“折り曲げ伸展窓（ｆｏ　１ｄｅｄｅｘｔｅｎｄｅ
ｄ　ｗｉ口ｄ　１３１１１　）”と呼ぶ構造によって小
さくできる。ソース・ドレイン領域のコンタクトに用い
る開口すなわち窓は、実質的にソース・ドレイン領域直
」二であって、多くとも最小の窓間距離ならびにこれに
対応するソース・ドレイン領域を有する。実際上、窓は
ソース・ドレイン領域よりもゲート電極に近すいていて
もよい。ゲート電極構造体最上層の耐エツチング性の絶
縁層は、導電体層のパターニングによる位置合せ誤差に
よる導電体層とゲート電極との短絡の危険を最小とする
とともに、下層のゲート電極構造体をエツチング、する
ことなくサイドウオールスペーサの形成を容易にしてい
る。窓パッド層ともここで称する導電体層はフィールド
酸化膜ならびにす・Ｃドウオールスペーサ上に延在して
もよいので、窓形成時の寸法許容度が非常によくなる。
好ましい実施例では、導電体層としてＴｉＮを使用し、
これはさらに他のトランジスタのソース・ドレイン領域
との配線としても使用できる。他の好ましい実施例では
、導電体層としてシリサイドあるいはポリサイドを用い
る。
簡単にするため、図面では構造体の各素子は等倍率では
示されていない。
（詳細な説明〕 電界効果トランジスタの製造方法の一例をいくつかの変
形例とともに以下説明する。その他の変形は当業者にと
って明らかとなろう。
第１図にはシリコン基板１が示され、その上部にフィー
ルド酸化膜領域３、ゲート酸化膜５、シリサイド／ポリ
シリコン層７、塩１Ｉｌｔ酸化約９、窒化シリコン（Ｓ
ｉ、Ｎ、）層１１およびパターン化さゎたホトレジスト
１３が形成されている。ホトレジストはゲート電極形成
のため、すなわち、ゲート電極パターンを層５．７．９
および１１に変換のためにパターニングされている。こ
こで示す構造は当業者に公知の技術によって形成でき゛
るので詳細は不要である。適切な層の厚さは当業者にと
って容易に選択できるであろう。第１図〜第４図には単
一のデバイスの断面図しか示していないが、集積回路内
には多くのデバイスが存在していることは容易に理解で
きよう。
シリサイドを形成するために使用した金属層は、ポリシ
リコン層のみが必要であるなら、すなわち、シリサイド
が不要であるなら、省略してもよい。層１１は後述する
絶縁体サイドウオールスペーサの形成の際のエツチング
に対して耐性を有している。窒化シリコン以外の他の材
料も、サイドウオールスペーサ材のエツチング速度より
もはるかに遅い速度を有する材料であれば層１１として
使用してもよい。
従来のエツチング技術を用いてゲート構造を規定する。
即ち、ゲート構造を形成する積層をパタニングする。イ
オン打込みを行って少量ドープドソース・ドレイン領域
１５を形成する。絶縁体サイドウオールスペーサ１７は
当業者に公知の技術によって形成される。たとえば、酸
化膜をブランケット堆積して、その後エッチバックして
サイドウオールスペーサを残すことができる。
Ｓｉ３Ｎ４はエッチストップとして作用し、この工程で
ゲートがエツチングされるのを防いでいる。
二凹目のイオン打込みをソース・ドレイン領域１９に行
い、もし必要ならば、次にソース・ドレイン領域のシリ
サイド２１を形成する。その結果得られた構造を第２図
に示す。
たとえばＴｉＮの導電体層を次に堆積してパタニングを
行い、ソース・ドレイン領域ならびにサイドウオールス
ペーサを覆う。パターニングされた層を窓バッド２３と
呼ぶ。フィールド酸化膜の一部が通常覆われる。ＴｉＮ
の堆積およびパターニング技術は当該技術分野で公知で
あり詳細は不要である。層の厚みは、通常は２００　ｎ
ｍＬ、が必要でないが、６００　ｎｍでもよい。マスク
の少々の不整合は許容できる。なぜならばソース・ドレ
イン領域を囲んでいる材料は絶縁体であって、もし窓パ
ッド層がゲート電極表面の少こしでも覆っていれば電気
的短絡を生じないからである・。電気的コンタクトを行
うのに必要なソース・ドレイン領域のある部分だけが覆
われていることが必要であって、ソース・ドレイン領域
の全部分が覆われる必要はない。
パッシベーション誘電体層２５を次に堆積してパターニ
ングし、電気コンタクト用に窓パッドの選択された部分
を露出するとともに、ゲートコンタクト用の窓を開［１
する。窓はソース・ドレイン領域の実質的に直トにある
が、ソース・ドレイン領域と同一寸法である必要はない
。隣接する絶縁層を露出する窓の不整合が発生する。例
えば、アルミニウムあるいはタングステンの金属を次に
ブランケット堆積して誘電体を覆い窓を埋める。金属を
次にパターニングしてコンタクト２７を形成する。結果
としての構造を第４側に示す。
窓とゲート、ならびにソース・ドレイン領域間のスペー
スは従来の典型的な構造に比較してかなり小さくできる
。このことは、窓が第４図に示すように窓パッド層の一
部を露出するならば、窓がサイドウオールスペーサとフ
ィールド酸化膜にオーバラップできるからである。また
、ＴｉＮは、アルミニウムあるいはタングステンの窓か
ら基板へのスパイクを防止する障壁としても作用するの
で、窓パッド層として有利に使用できることにも注目さ
れたい。さらに、窓のエツチングの際の誘電体に対する
ＴｉＮの選択エツチング性が極めて良好であり、代表的
にはｌ：１５ともなるので望ましい材料である。同様の
エツチング性を有した導電体材料を窓パッドに使用して
もよいことは容易に理解できる。
窓パッド層は導電材料で形成されており、本発明の他の
実施例では、サブレベル配線に使用される。このような
使用はチップレイアウト面積をさらに小さくする。−例
として示す第５図のレイアウトはＴｉＮをサブレベル配
線として使用したセルの平面図である。薄い酸化膜５１
、サブレベル配線５３、ポリシリコンゲートランナ５５
およびコンタクト窓５９が示されている。Ａ−Ａ’　ｌ
ｉｌに沿った構造の断面を第６図に示す。ここで用いた
番号は第１図〜第４図で用いた番号と対応している。こ
の実施例では、窓パッド層はソース・ドレインコンタク
ト用のみにパターニングされるだけではなく、異なった
トランジスタのソース・ドレイン領域との接続にも用い
られている。もし必要ならば、マーヂコンタクト法（ｍ
ｅｒｇｅｄ　ｃｏｎｔａｃｔｓｃｈｅｍｅ）を用いてゲ
ートランナにも接続できる。
窓パッド層はゲート電極から絶縁されているのでゲート
構造体を横切れることがわかる。さらに、上述のサブレ
ベル配線は一回の堆積とパターニング工程しか必要でな
いことは容易に理解できる。
本発明のトランジスタ構造によってかなりの而、Ｍが節
約できる上に、サブレベル配線法の上述した配線引きま
わし構造によってさらに面積を節約できる。たとえば、
論理セルの出力は、アルミニウム金属蒸着によってソー
ス・ドレイン領域をポリシリコンランナに接続すること
によって通常得ている。このことは、ソース・ドレイン
領域がアルミニウムランナに接続し、アルミニウムラン
ナか別な窓コンタクトによってポリシリコンに接続する
必要があることを意味している。ポリシリコンはフィー
ルド酸化膜−ヒで出力ランチとして用いられ、他のセル
の人力に接続される。しかし、上述した構造は配線引き
まわしを非常に改浜できる。窓パッド層はフィールド酸
化膜上を直接引きまわすようにパターニングでき、間接
的な接続を必要としないで所望の人力ノードに導くこと
ができる。従って、ある種の出力ポリシリコンランナは
不要となり、対応する面積が節約される。さらに、窓コ
ンタクト面積が節約できるとともに、窓コンタクト数も
減少できる。
上述した配線法はフィールド酸化膜上を引きまわせるの
でより自由度が増える。さらに、ポリシリコンランナを
横切ることができ、マーヂコンタクトあるいはバットコ
ンタクトによってポリシリコンランナに接続できる。
窓バット層をポリサイドから形成する製造手順ＣｌＴｉ
Ｎの場合と少々異なる。詳しくは、サブレベル配線に用
いるポリシリコンの窓パッド材料をサイドウオールスペ
ーサが形成された後に堆積する。ソース・ドレイン注入
が行なわれ、・その後、窓パッド層のパターニングが行
なわれる。ソース・ドレイン領域はポリシリコンからの
ドーパントの熱駆動によってドープされる、これは注入
エネルギが所望のものに選択でき注入によるダメージが
ポリシリコンに限定されるからである。次に金属フィル
ムを堆積して公知の技術によってシリサイド（自己整合
シリサイド）を形成する。反応しなかった金属は化学的
ウェットエツチングによって除去できる。エツチング液
の一例はＨ２Ｓｏ４／Ｈ，Ｏ□とＨ３ｐ　０４　／　Ｈ
２０，２／　Ｈ２０トノ混合液である。ポリシリコン対
オキサイドおよびオキサイド対ポリサイドのエツチング
選択比は、各々、２０〜３０対１および１０〜１５対１
である、どちらの選択比も窓パッドパターニングおよび
窓開口にとって充分許容できるものであり、７対１の低
い選択比も使用できる。
当業者にとって本発明の他の実施例も可能であることは
容易に理解できるであろう。
【図面の簡単な説明】
第１図〜第４図は本発明による電電効果トランジスタの
製造ステップを示す図で、詳しくは第１図はゲートパタ
ーニング前の構造を示′１−図、 第２図はゲートがパターニングされサイドウオールスペ
ーサが形成された後の構造を示す図、第３図は窓パッド
層が堆積およびパターニングされた後の構造を示す図。 第４図はソース・ドレインコンタクト用の金属が堆積お
よびパターニングされた後の構造を示す図、 第５図は窓パッド層をサブレベル配線として用いたセル
を示す図、そして 第６図は第５図に示すセルのＡ−Ａ’線に沿って断面図
である。 〔主要部分の符号の説明〕 一一一一一一絶縁すイドウオーススベーサーー−一一一
ソース・ドレイン領域 −−−−−一導電体窓パッド層 一−−−−−誘電体層 −−一−−−コンタクト材料

Claims (1)

  1. 【特許請求の範囲】 １、ゲート酸化膜（例えば５）と最上層の絶縁層（例え
    ば１１）とを有したゲート電極を形成し、 堆積した材料をエッチングすることによっ て前記ゲート電極の側部にエッチストップとして作用す
    る絶縁サイドウォールスペーサ （例えば１７）を形成し、 ソース・ドレイン領域（例えば１９）を形 成し、 導電体窓パッド層（例えば２３）を堆積お よびパターニングして少なくともパッド層の一部をソー
    ス・ドレイン両領域（例えば １９）の少なくとも一部と接触するように し、 誘電体層（例えば２５）を堆積およびパタ ーニングしてソース・ドレイン領域（例えば１９）の少
    なくとも一部の実質上直上に少なくとも窓パッド層（例
    えば２３）の一部を露出する窓を形成し、そして 前記窓にコンタクト材料（例えば２７）を 堆積する、ステップによって形成される複数のトランジ
    スタを有した集積回路の製造方 法。 ２、前記窓パッド層（例えば２３）の材料はＴｉＮ、シ
    リサイドポリシリコンおよびポリサイドより成る群より
    選択される請求項１記載の製造方法。 ３、前記窓パッド層（例えば２３）はポリシリコンより
    成る請求項１記載の製造方法。 ４、前記ソース・ドレイン領域（例えば１９）は前記ポ
    リシリコンからのドーパントの熱駆動によって形成され
    る請求項３記載の製造方法。 ５、前記窓パッド層（例えば２３）はＴｉＮより成る請
    求項２記載の製造方法。 ６、前記サイドウォールスペーサ（例えば １７）はオキサイドより成る請求項１記載の製造方法。 ７、前記ソース・ドレイン領域を形成するステップはイ
    オン打込みより成る請求項１記載の製造方法。 ８、前記堆積およびパターニングは、少なくとも２個の
    トランジスタのソース・ドレイン領域（例えば１９）に
    接触する窓パッド層（例えば２３）を形成する請求項１
    記載の製造方法。 ９、前記窓パッド層（例えば２３）は少なくとも１個の
    トランジスタのゲート電極構造体、あるいは２個のトラ
    ンジスタを分離しているフィールド酸化膜（例えば３）
    を横切る請求項８記載の製造方法。 １０、前記窓の全数は前記ソース・ドレイン領域（例え
    ば１９）の全数よりも少ない請求項１記載の製造方法。
JP63306788A 1987-12-04 1988-12-03 集積回路の製造方法 Expired - Lifetime JP2780986B2 (ja)

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US07/128,834 US4844776A (en) 1987-12-04 1987-12-04 Method for making folded extended window field effect transistor

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