DE4038177A1 - Halbleiteranordnung und verfahren zu ihrer herstellung - Google Patents

Halbleiteranordnung und verfahren zu ihrer herstellung

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Description

Um bei Halbleiteranordnungen einen guten ohmschen Kon­ takt zwischen einer Metalleitbahn und bestimmten Halb­ leitermaterialien wie z. B. Polysilizium oder auch p- oder n-dotiertem Silizium zu erzielen, wird zwischen dem zu kontaktierenden Halbleiterbereich und der Me­ talleitbahn eine Silizidschicht eingeschaltet. Die Si­ lizidschicht steht jedoch nicht in direkter Verbindung mit der Metalleitbahn, sondern zwischen der Silizid­ schicht und der Metallschicht wird eine Barriereschicht angeordnet, um bei nachfolgenden thermischen Prozessen oder in der Betriebszeit des Bauelementes Diffusions­ vorgänge zwischen der Silizidschicht und der leitenden Metallschicht zu verhindern. Die Barriereschicht be­ steht beispielsweise aus TiW, Ta oder TiN, während die den Strom leitende Metallschicht vorzugsweise aus Alu­ minium mit metallischen Zulegierungen, wie z. B. Ti, Cu oder Si, besteht.
Die Barriereschicht und die den Strom leitende Metall­ schicht werden in der Regel unmittelbar aufeinanderfol­ gend abgeschieden. Daran anschließend folgt ein Foto­ lithografieschritt, um die für die Funktion des Bauele­ mentes erwünschten Metallstrukturen vor dem darauf fol­ genden Ätzprozeß mittels einer Lackmaske zu schützen. Während des Strukturierungsprozesses muß zuerst die den Strom leitende Metallschicht aus einer Aluminiumlegie­ rung und anschließend die Barriereschicht geätzt wer­ den.
Der Ätzprozeß wird in mehreren Stufen durchgeführt. Die Al-Schicht wird üblicherweise in einem Cl-haltigen Plasma (z. B. Cl2, SiCl4, CHCl3 oder Mischungen dieser Stoffe) geätzt, während die Barriereschicht aus TiW vornehmlich in einem F-haltigen Plasma (CF4, SF6, NF3) geätzt wird.
Der Erfindung liegt die Erkenntnis zugrunde, daß bei Halbleiteranordnungen mit einer Barriereschicht zwi­ schen einer Metalleitbahn und einer Silizidschicht Kor­ rosionserscheinungen bei der Leitbahn in ihrem seitli­ chen Oberflächenbereich auftreten, die zur Beeinträch­ tigung der Leitbahn führen.
Der Erfindung liegt die Aufgabe zugrunde, eine Halblei­ teranordnung mit einer Silizidschicht, einer Barriere­ schicht und einer Metallschicht anzugeben, bei der eine Korrosion der Metallschicht vermieden wird. Diese Auf­ gabe wird gemäß der Erfindung durch eine Halbleiteran­ ordnung mit den Merkmalen des Anspruchs 1 gelöst.
Die Erfindung wird im folgenden an Ausführungsbeispie­ len erläutert.
Zur Herstellung einer Halbleiteranordnung nach der Er­ findung geht man im ersten Ausführungsbeispiel von ei­ nem Halbleiterkörper 1 aus und versieht den Halbleiter­ körper 1 mit einer Isolierschicht 2. Im Ausführungsbei­ spiel der Fig. 1 besteht der Halbleiterkörper 1 aus Silizium und die Isolierschicht 2 aus SiO2. Nach der Fig. 1 wird in die Isolierschicht 2 eine Öffnung 3 eingebracht und danach gemäß der Fig. 2 eine Schicht 4 aufgebracht, die durch einen Temperprozeß eine Silizid­ schicht 5 im Halbleiterkörper 1 erzeugt. Die Silizid­ schicht 5 verbessert den ohmschen Kontakt zwischen dem Material des Halbleiterkörpers und der Metalleitbahn. Die Schicht 4 besteht beispielsweise aus Platin oder Titan. Nach dem Herstellen der Silizidschicht 5 wird die Schicht 4 gemäß der Fig. 3 weggeätzt.
Um unerwünschte Diffusionen zwischen der Silizidschicht 5 und der noch aufzubringenden Metallelektrode bzw. Metalleitbahn zu verhindern, wird gemäß der Fig. 4 auf die Halbleiteranordnung eine Barriereschicht 6 aufge­ bracht, die beispielsweise aus TiW, Ta oder TiN be­ steht. Auf die Barriereschicht 6 wird gemäß der Fig. 5 zum Ätzen der Barriereschicht 6 eine Photolackschicht 7 aufgebracht, die so strukturiert wird, daß nach dem Ätzen der Barriereschicht 6 die Barriereschicht 6 gemäß der Fig. 6 nur noch im Kontaktierungsbereich, d. h. auf der Silizidzone 5 sowie auf der SiO2-Schicht 2 in dem an die Silizidzone 5 angrenzenden Bereich, ver­ bleibt. Das Strukturieren der Barriereschicht 6 kann sowohl naßchemisch (z. B. H2O2) als auch in einem Plas­ maprozeß erfolgen. Im Beispiel einer TiW-Barriere wer­ den vorzugsweise F-haltige Plasmen (CF4, SF6, NF3) ver­ wendet.
Nach dem strukturierten Ätzen der Barriereschicht 6 wird gemäß der Erfindung eine Isolierschicht 8 aufge­ bracht, die beispielsweise aus anorganischem Material wie z. B. SiO2 oder Si3N4 oder aus organischem Material wie z. B. Polyimid besteht. Die Isolierschicht 8 wird gemäß der Fig. 8 so strukturiert, daß sie nach dem Strukturieren in demjenigen Bereich (Kontaktloch) nicht mehr vorhanden ist, in dem ein an die Silizidzone 5 an­ grenzender Bereich (Halbleiterzone eines Bauelements) über die eine Metallbahn, die Barriereschicht 6 und die Silizidzone 5 kontaktiert wird. Nach der Erfindung ist es jedoch wesentlich, daß die Isolierschicht 8 nach der Strukturierung auf dem Randbereich der Barriereschicht 6 gemäß der Fig. 8 verbleibt.
Nach dem Strukturieren der Isolierschicht 8 wird gemäß der Fig. 9 eine Metallschicht 9 aufgebracht, aus der durch strukturiertes Ätzen mittels einer Photolackmaske 10 (Fig. 10) gemäß der Fig. 11 die Metallelektrode bzw. Metalleitbahn 9′, die zur Kontaktierung eines un­ terhalb der Silizidschicht 5 befindlichen Halbleiterbe­ reichs dient, hergestellt wird. Die Metalleitbahn 9′ wird so strukturiert, daß sie sich über das Kontaktloch hinaus sowohl auf die Oberfläche der Barriereschicht 6 als auch auf die Oberfläche der Isolierschicht 8 er­ streckt. Dadurch ist gewährleistet, daß es keine seit­ liche Grenzfläche zwischen der Metalleitbahn 9′ und der Barriereschicht 6 gibt, weil die Metallschicht 9′ und die Barriereschicht 6 im seitlichen Bereich durch die Isolierschicht 8 voneinander getrennt sind. Die Tren­ nung der Metalleitbahn 9′ und der Barriereschicht 6 durch den Isolierschichtbereich 8 verhindert, daß Ver­ unreinigungen an die Grenzfläche Barriere/Metall gelan­ gen können, die zur Korrosion führen können. Solche Verunreinigungen entstehen z. B. in Gestalt von Cl-Kon­ taminationen, wenn die Metallschicht 9 zur Herstellung einer Metalleitbahn 9′ mittels Cl-haltiger Plasmen (Cl2, SiCl4, CHCl3 oder Mischungen daraus) geätzt wird. Die Metallschicht 9 besteht beispielsweise aus Alumi­ nium mit metallischen Zulegierungen wie z. B. Ti, Cu, Si usw.
Die Fig. 12 zeigt die fertige Halbleiteranordnung in perspektivischer Darstellung.
Die Fig. 19 zeigt eine Halbleiteranordnung mit einer Polysiliziumleitbahn 11, die in der Fig. 19 auf der Halbleiteranordnung von vorne nach hinten verläuft und zur Kontaktierung von Bauelementen im Halbleiterkörper 1 dient. Die Kontaktierung der Polysiliziumleitbahn 10 erfolgt gemäß der Fig. 19 durch eine Metalleitbahn 9′, die bei der Anordnung der Fig. 19 von links nach rechts verläuft. Da sich Polysilizium durch eine Me­ tallelektrode bzw. Metalleitbahn 9′ aus Aluminium nicht gut ohmisch kontaktieren läßt, ist auch bei der Halb­ leiteranordnung der Fig. 19 im Kontaktierungsbereich auf der Polysiliziumleitbahn 11 eine Silizidschicht 5 vorhanden, die durch eine diffusionshemmende Barriere­ schicht 6 im Kontaktierungsbereich von der Metalleit­ bahn 9′ getrennt ist. Die Metalleitbahn 9′ und die Bar­ riereschicht 6 sind im seitlichen Grenzbereich erfin­ dungsgemäß durch die Isolierschicht 8 voneinander ge­ trennt, während sich die Metalleitbahn 9′ und die Bar­ riereschicht 6 im Kontaktierungsbereich berühren und nicht durch die Isolierschicht 8 voneinander getrennt sind.
Die Fig. 13 bis 18 zeigen die Herstellung der Halb­ leiteranordnung der Fig. 19. Zur Herstellung der Halb­ leiteranordnung der Fig. 19 wird gemäß der Fig. 13 auf einen Halbleiterkörper 1, der vorzugsweise aus Si­ lizium besteht und auf seiner Oberfläche eine Isolier­ schicht 2 (z. B. aus SiO2 oder Si3N4) aufweist, eine Polysiliziumleitbahn 11 aufgebracht und die Oberfläche dieser Leitbahn im Kontaktierungsbereich mit einer Si­ lizidschicht 5 versehen. Danach wird eine diffusions­ hemmende Barriereschicht 6 abgeschieden und gemäß der Fig. 14 so geätzt, daß sie im Kontaktierungsbereich (Berührungsfläche zwischen Leitbahn und Silizid) die Silizidschicht 5 sowie den angrenzenden Bereich der Isolierschicht 2 bedeckt.
Danach wird gemäß der Fig. 15 erfindungsgemäß eine Isolierschicht 8 abgeschieden und gemäß den Fig. 16 und 17 so geätzt, daß sie über der Polysiliziumleitbahn 11 im Kontaktierungsbereich ein Kontaktierungsloch 14 aufweist, damit die später aufzubringende Metalleitbahn 9′ im Kontaktierungsbereich mit der Barriereschicht 6 in unmittelbare Berührung kommt. Die Isolierschicht 8 wird andererseits so strukturiert, daß die Metalleit­ bahn 9′ in ihrem seitlichen Grenzbereich nicht mit der Barriereschicht 6 in Berührung kommt. Dies wird im Aus­ führungsbeispiel der Fig. 16 bis 19 dadurch er­ reicht, daß sich die Isolierschicht 8 auf die Barriere­ schicht 6 erstreckt, und zwar teilweise auch noch auf denjenigen Bereich der Barriereschicht 6, der über der Polysiliziumleitbahn 11 bzw. über der Silizidschicht 5 liegt.
Nach der Strukturierung der Isolierschicht 8 gemäß den Fig. 16 und 17 wird gemäß der Fig. 18 eine Metall­ schicht 9 aufgebracht, aus der durch Strukturierung (Ätzen) gemäß der Fig. 19 die Metalleitbahn 9′ herge­ stellt wird. Die Fig. 20 zeigt die fertige Halbleiter­ anordnung in perspektivischer Darstellung. Die Isolier­ schichten, die Diffusionsbarriere und die Metalleitbahn bestehen aus den gleichen Materialien wie im ersten Ausführungsbeispiel der Fig. 1 bis 12.
Die Fig. 21 zeigt eine Halbleiteranordnung, die eine Kombination der Halbleiteranordnungen der beiden Aus­ führungsbeispiele und damit eine Kombination der Halb­ leiteranordnungen der Fig. 12 und der Fig. 20 dar­ stellt.

Claims (9)

1. Halbleiteranordnung mit einer Silizidschicht, einer Barriereschicht und einer Metalleitbahn, dadurch ge­ kennzeichnet, daß im seitlichen Oberflächenbereich der Barriereschicht und der Metalleitbahn eine Isolier­ schicht vorgesehen ist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Barriereschicht über der Silizid­ schicht und die Metalleitbahn über der Barriereschicht angeordnet ist.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Silizidbereich im Falle der Kontaktierung eines Bereichs im Halbleiterkörper im Halbleiterkörper angeordnet ist.
4. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Silizidschicht im Falle der Kontaktierung einer Polysiliziumleitbahn auf der Poly­ siliziumleitbahn angeordnet ist.
5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Isolierschicht aus einem Polyimid besteht.
6. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Isolierschicht aus SiO2 oder Si3N4 besteht.
7. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Dicke der Isolier­ schicht 0,1 µm bis 1,0 µm beträgt.
8. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 7, bei dem ein Halblei­ terbereich über eine Silizidschicht kontaktiert wird und zwischen der Silizidschicht und dem Kontaktierungs­ metall eine diffusionshemmende Barriereschicht herge­ stellt wird, dadurch gekennzeichnet, daß nach der Strukturierung der Barriereschicht eine Isolierschicht aufgebracht und diese derart strukturiert wird, daß sie im Kontaktierungsbereich eine Kontaktierungsöffnung aufweist, sich aber andererseits soweit auf die Bar­ riereschicht erstreckt, daß sie im seitlichen Oberflä­ chenbereich die noch aufzubringende Metallelektrode bzw. Metalleitbahn von der Barriereschicht trennt.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß nach dem Strukturieren der Isolierschicht eine Me­ tallschicht aufgebracht und aus dieser Metallschicht eine Metallelektrode bzw. eine Metalleitbahn herge­ stellt wird.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
DE2937989A1 (de) * 1978-09-11 1980-04-10 Tokyo Shibaura Electric Co Halbleitervorrichtung
EP0273629A2 (de) * 1986-12-29 1988-07-06 Inmos Corporation Übergangsmetallverbindungen für integrierte Schaltungen
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
EP0319215A2 (de) * 1987-12-04 1989-06-07 AT&T Corp. Verfahren zum Herstellen von integrierten Schaltungen mit FET

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
DE2937989A1 (de) * 1978-09-11 1980-04-10 Tokyo Shibaura Electric Co Halbleitervorrichtung
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
EP0273629A2 (de) * 1986-12-29 1988-07-06 Inmos Corporation Übergangsmetallverbindungen für integrierte Schaltungen
EP0319215A2 (de) * 1987-12-04 1989-06-07 AT&T Corp. Verfahren zum Herstellen von integrierten Schaltungen mit FET

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 1-93119 A2. In: Patents Abstracts of Japan, E-792, 21.7.1989, Vol. 13, No. 325 *
Mattson, B.: CVD Films for Interlayer Dielectrics. In: Solid State Technology, Jan. 1980, S. 60-64 *

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