DE3538855C2

DE3538855C2 -

Info

Publication number: DE3538855C2
Application number: DE3538855A
Authority: DE
Inventors: Kizashi Yokohama Jp Shimida; Tatsuo Tokio/Tokyo Jp Akiyama; Yutaka Yokosuka Kanagawa Jp Koshino
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-11-01
Filing date: 1985-10-31
Publication date: 1988-06-30
Also published as: FR2572587B1; FR2572587A1; JPS61108175A; JPH0156534B2; DE3538855A1; US4700455A

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines MES-FET, welcher einen Verbindungshalbleiter, wie z. B. GaAs, als Substrat verwendet.

Zur Herstellung eines Schottky-Gate-Feldeffekttransistors durch Selbstausrichtung (im folgenden als MES-FET bezeichnet) unter Verwendung eines halb-isolierenden Halbleitersubstrates aus GaAs oder ähnlichem wurden bereits die folgenden beiden Verfahren vorgeschlagen:

1. Ein Verfahren zur Bildung einer Source-Region und einer Drain-Region durch Selbstausrichtung in bezug auf eine Gate-Elektrode, und
2. ein Verfahren zur Bildung einer Source-Elektrode und einer Drain-Elektrode durch Selbstausrichtung in bezug auf eine Gate-Elektrode.

Das Verfahren (1) wird nun mit Bezug auf die Fig. 1A bis 1D beschrieben. Eine n-Typ-Störstelle, wie z. B. Si wird in ein Halbleitersubstrat 1 von GaAs diffundiert, um eine Region 1 a mit geringer oder niedriger Verunreinigungs konzentration zu bilden, wie in Fig. 1A dargestellt. Da nach wird eine Gateelektrode 2 von hochschmelzendem Me tall, wie z. B. einer TiW-Legierung auf der Region 1 a aus gebildet. Wie in Fig. 1B gezeigt, wird ein Plasmasilizi umoxidfilm 3 (im folgenden als P-SiO₂-Film bezeichnet) durch Plasma CVD auf den Oberflächen der Elektroden 2 und des Substrates 1 abgelagert. Ein Resistfilm 4 wird auf dem Film 3 gebildet und selektiv geätzt, um eine Öffnung an einer Stelle zu bilden, die der Region 1 a entspricht. Eine Donator-Störstelle, wie z. B. Si, wird in das Substrat 1 durch den Film 3 ionenimplantiert, der in der Resistöffnung freigelegt ist. In diesem Fal le dienen die Elektrode 2, ein Teil oder Bereich des Fil mes 3 an den Seitenoberflächen der Elektrode 2 und der Film 4 als Maske für die Ionenimplantation. In dieser Weise werden zwei hohe Störstellenkonzentrationsregionen 1 b gebildet, und zwar durch Selbstausrichtung an Stellen im Substrat 1, die den beiden Seiten der Elektrode 2 ent sprechen, und zwar in bezug auf die Elektrode 2. Gleich zeitig wird eine Region 1 a, die eine Länge aufweist, die etwas größer ist als die Gatelänge der Elektrode 2, unmit telbar darunter hinterlassen. Dann wird der Film 4 ent fernt und es wird eine Glühbehandlung durchgeführt, um Ionen zu aktivieren, welche in die Regionen 1 b implan tiert wurden.

Danach wird ein Resistmuster 5 auf dem Film 3, wie in Fig. 1C dargestellt, gebildet. Danach wird der Film 3 auf den Regionen 1 b selektiv geätzt durch Verwendung des Musters 5 als Maske. Ein ohmscher Metallfilm 6, welcher einen ohmschen Kontakt mit dem Substrat bildet, wird auf der gesamten Oberfläche des Substrates abgela gert, so daß er auf dem Muster 5 und den Regionen 1 b in den Öffnungen des Films 3 abgelagert wird.

Sodann wird das Muster 5 vom Film 3 entfernt, und zwar durch die Abhebmethode zusammen mit seinem darüberliegenden Film 6, wobei Bereiche des Films 6, welcher auf den beiden Regionen 1 b abgelagert sind, zurückbleiben, wie in Fig. 1D zu sehen ist, und zwar als Drain-Elektrode 7 und als Source-Elektrode 8.

Daher werden gemäß dem Verfahren (1) die Source- und Drain-Regionen durch Selbstausrichtung in bezug die Gate- Elektrode ausgebildet.

Das Verfahren (2) wird nun in bezug auf die Fig. 2A bis 2F beschrieben. Eine n-Typ-Verunreinigung, wie z. B. Si, wird in ein Halbleitersubstrat 1 diffundiert, wie z. B. GaAs, um eine Region 1 a mit einer Niedrig-Stör stellenkonzentration zu bilden, wie in Fig. 2A zu sehen ist. Danach wird eine Gateelektrode 2, die aus einem Nie drigwiderstandsmetall besteht, durch das Anheb- oder Ab löseverfahren gebildet, und zwar an einer im wesentlichen zentralen Stelle der Region 1 a. Danach wird ein isolieren der Film (SiO₂ Film) 9 durch thermische CVD auf der ge samten Oberfläche der erhaltenen Struktur abgelagert, wie in Fig. 2B zu sehen ist. Sodann wird ein anisotropisches Ätzen, wie z. B. ein reaktives Ionenätzen (im folgenden als RIE bezeichnet), ausgeführt, so daß der Film 9 nur auf Seitenoberflächen der Elektrode 2 zurückbleibt, wie in Fig. 2C zu sehen ist. Ein ohmscher Metallfilm 10 wird auf der gesamten Oberfläche der erhaltenen Struktur abgelagert, wie aus Fig. 2D ersichtlich ist. Im selben Zeitpunkt wird ein im wesentlichen flacher Resistfilm 11 auf dem Film 10 gebildet. Sodann wird in Übereinstimmung mit einer Kombination aus anisotropischem Ätzen und Ionenfräsen (ion milling) der Film 10 von der Elektrode 2 durch se lektives Ätzen entfernt, um eine Source-Elektrode und eine Drain-Elektrode, wie in Fig. 2E gezeigt, zu bilden. Wenn der flache Film 11, der nach dem Ätzen hinterlassen wird, entfernt wird, kann die in Fig. 2F gezeigte Struktur er halten werden. Die Beschreibung der Schritte, die auf Fig. 2F folgen, sind nicht aufgeführt. Gemäß dem Verfah ren (2), welches im Zusammenhang mit den Fig. 2A und 2F beschrieben wurde, werden die Abstände zwischen der Elek trode 2 und den Source- und Drain-Elektroden durch Selbst ausrichtung in Übereinstimmung mit der Dicke des Filmes 9 bestimmt, der auf den Seitenoberflächen der Elektrode 2 abgelagert ist. Daher tritt eine Maskenfehlausrichtung in einem lithographischen Schritt nicht auf, so daß die Ab stände zwischen der Gateelektrode und der Source- und Drain-Elektrode genau gesteuert werden können.

Gemäß dem Verfahren (1), welches im Zusammenhang mit den Fig. 1A bis 1D beschrieben wurde, werden die Source- und Drain-Regionen durch Selbstausrichtung in bezug auf die Gateelektrode gebildet. Jedoch müssen die Source- und Drain-Elektrode in Übereinstimmung mit einem konventionel len Photo-Ätzprozeß gebildet werden, welcher eine Photo maske verwendet. Daher können die Source- und Drain-Elek troden nicht durch Selbstausrichtung gebildet werden. Als Ergebnis tendieren die Abstände zwischen Gate und Source und Drain dazu, aufgrund von einer Masken-Fehlaus richtung zu variieren. In eine GaAs-MES-FET beeinflußt der Abstand zwischen Gate und Source den Wert des Source-Serienwiderstandes, welcher seinerseits die Charakteristiken des GaAs-MES-FET′s beeinflußt. Mit dem Verfahren (1), welches den Abstand zwischen der Gate elektrode und der Drain-Elektrode nicht präzise steuern kann, kann ein einheitlicher GaAs-MES-FET mit guten Cha rakteristiken nicht erhalten werden.

Mittlerweile sind beim Verfahren (2), welches mit Bezug auf die Fig. 2A bis 2F beschrieben wurde, die Probleme, die inhärent im Verfahren (1) vorhanden sind, gelöst wor den. Da jedoch in diesem Falle das RIE und Ionenfräsen im Schritt zum Trennen der Source- und Drain-Elektrode verwendet werden, wird der Herstellungsprozeß komplex. Wenn zusätzlich Ätzen auf der gesamten Oberfläche der er haltenen Struktur ausgeführt wird, wie in Fig. 2E gezeigt, ist es schwierig, die Zeit zu bestimmen, in der das Ätzen aufhört und Source- und Drain einheitlich und gleich mäßig in bezug auf alle Elemente in einem Wafer zu trennen.

Es ist Aufgabe der Erfindung, ein Verfahren zur Herstellung eines MES-FET zu schaffen, wobei die Source- und Drain-Regionen durch Selbstausrichtung in bezug auf eine Gate-Region ausgebildet werden sollen und wobei Source- und Drain-Elektroden (d. h. ohmsche Elektroden) durch Selbstausrichtung in bezug auf eine Gate-Elektrode gebildet werden sollen.

Gemäß der Erfindung wird diese Aufgabe durch ein Verfahren zur Herstellung eines MES-FET gelöst, das folgende Schritte umfaßt:
Bildung einer ersten Störstellenregion des einen Leitfähigkeitstyps in einem Verbindungshalbleitersubstrat,
Bildung eines Metallfilms und eines ersten Isolationsfilms aufeinanderfolgend auf einer Oberfläche der ersten Störstellenregion,
Selektives Ätzen des ersten Isolationsfilms und des Metallfilms im gleichen Muster zur Bildung einer Gate-Elektrode, wobei die Gate-Elektrode aus einem Metallmuster im wesentlichen im Zentralbereich der ersten Störstellenregion besteht und ihre obere Oberfläche mit dem ersten Isolationsfilmmuster bedeckt ist,
Bildung eines zweiten Isolationsfilms auf der gesamten Oberfläche der Anordnung,
Bildung eines Resistmusters mit Öffnungen an beiden Seiten der Gate-Elektrode auf dem zweiten Isolationsfilm,
Ionenimplantation von Störstellen des einen Leitfähigkeitstyps in das Substrat durch den zweiten Isolationsfilm hindurch unter Verwendung der Gate-Elektrode, des an den Seitenwänden der Gate-Elektrode ausgebildeten zweiten Isolationsfilms und des Resistmusters als Maske, um Source- und Drain-Regionen von höheren Störstellenkonzentrationen zu bilden als die der ersten Störstellenregion,
anisotropes Ätzen der gesamten Oberfläche zum Entfernen des zweiten Isolationsfilms außer an den Seitenwänden der Gate-Elektrode,
Bildung eines ohm′schen Metallfilms auf der gesamten Oberfläche und
Entfernen des Resistfilms zusammen mit dem darauf gebildeten Bereich des ohm′schen Metallfilmes, um so selbstausgerichtete Source- und Drain-Elektroden auf den Source- und Drain-Regionen zu bilden.

Das Verbindungs-Halbleitersubstrat kann GaAs oder ähnliches aufweisen.

Vorzugsweise kann als Metallfilm eine Vielschichtstruktur verwendet werden, welche einen hochschmelzenden Metallfilm und einen Niedrigwiderstandsmetallfilm umfaßt.

Der hochschmelzende Metallfilm kann ein schwerschmelzbares Metall, wie z. B. TiW und Mo, ein schwerschmelzbares Metallnitrid, wie z. B. WN, oder ein schwerschmelzbares Metallsilicid, wie z. B. WSi, aufweisen. Der Niedrigwiderstandsmetallfilm kann Au aufweisen.

Erste und zweite Isolationsfilme können SiO₂ oder Silizium-Sauerstoffnitrid aufweisen und durch CVD oder Zerstäuben bzw. Sprühen gebildet werden.

Das Resistmuster kann nach der Bildung der Source- und Drain-Region entfernt werden. Andere Resistmuster mit der gleichen Größe können an der gleichen Position wie das erste Muster nach einer Glühbehandlung oder Temperung gebildet werden.

Der zweite Isolationsfilm auf dem ersten Isolationsfilm auf der Gate-Elektrode und auf den Seitenwänden der Gate-Elektrode kann zusammen mit dem ohm′schen Metallfilm entfernt werden, nachdem die selbstausgerichteten Source- und Drain-Elektroden gebildet wurden.

Bei dem Verfahren gemäß der vorliegenden Erfindung werden wie oben beschrie ben die Abstände zwischen der Gateelektrode und der Source- und Drain-Region bestimmt in Übereinstimmung mit der Dicke eines P-SiO₂ Films auf Seitenoberflächen der Gate elektrode, so daß die Abstände präzise gesteuert werden können. Der P-SiO₂ Film, der auf der Seitenoberfläche und den oberen Oberflächen der Gateelektrode abgelagert ist, wird als Abhebedistanz- oder Zwischenstück für den ohm schen Metallfilm verwendet, so daß auch die Source- und Drain-Elektrode durch Selbstausrichtung in bezug auf die Gateelektrode gebildet werden kann. In dieser Weise kann eine Hoch-Verunreinigungskonzentrationsregion, d. h. die Source- und Drain-Region, durch Selbstausrichtung in be zug auf die Gateelektrode gebildet werden. Die Source- und Drain-Elektroden können durch Selbstausrichtung in be zug auf die Gateelektrode jeweils gebildet werden, d. h. die Source- und Drain-Regionen. Als Ergebnis kann ein MES FET mit höherwertigen Charakteristiken in bezug auf eine konventionelle Charakteristik bei einer höheren Ausbeute hergestellt werden, ohne strikte Masken ausrichtung, und zwar durch ein Verfahren, welches einfa cher ist als das konventionelle Verfahren.

In einem nach dem erfindungsgemäßen Verfahren hergestell ten MESFET werden die Gate-, Source- und Gate-Drain-Abstände präziser gestaltet und gebildet als dies bei konventionellen Halbleitervorrichtungen der Fall ist. Außerdem werden die Source- und Drain-Elektroden durch Selbstausrichtung jeweils gebildet und zwar in bezug auf die Source- und Drain-Regionen. Daher wird der Source- Serienwiderstand geringer, während die Durchbruchs spannung höher ist als in einer konventionellen Vorrich tung.

Im folgenden werden die Figuren beschrieben. Es zeigen

Fig. 1A bis 1D Querschnittsansichten eines konventionel len Prozesses für die Herstellung eines MES-FET,

Fig. 2A bis 2F Querschnittsansichten eines anderen kon ventionellen Prozesses für die Herstellung eines MES-FET, und

Fig. 3A bis 3G Querschnittsansichten eines Prozesses für die Herstellung eines MES-FET nach einer Ausfüh rungsform der Erfindung.

Ein Verfahren zur Herstellung eines MES-FET nach einem Ausführungsbeispiel der vorliegenden Erfindung wird nun im Zusammenhang mit den Fig. 3A bis 3G beschrieben.

Wie in Fig. 3A gezeigt, wird eine n-Typ-Verunreinigung oder Störstelle durch ein bekanntes Verfahren in ein Halb leitersubstrat 1 aus GaAs diffundiert, um eine Niedrig störstellenkonzentrationsregion 1 a zu bilden. Danach wer den ein TiW Film 12 (mit einer Dicke von 0,1 µm) als hoch schmelzender Metallfilm und ein Au Film 13 (mit einer Dicke von 0,5 µm) als Niedrigwiderstandsmetallfilm sukzessive auf der gesamten Oberfläche der resultierenden Struktur abgelagert bzw. aufgebracht. Ein SiO₂ Film 14 wird als Isolationsfilm auf dem Film 13 aufge bracht (bis zu einer Dicke von 0,5 µm). Nach Bildung eines Resistfilmes auf dem Film 14 (bis zu einer Dicke von 1,0 µm) wird ein Resistmuster 15, das die gleiche Größe aufweist wie eine Gateelektrode, darauf gebildet.

Anschließend wird der Film 14 geätzt und zwar durch Verwen dung des Musters 15 als Maske. Die Maske 15 wird durch Ver wendung eines O₂-Plasmabrenners (asher) entfernt. Durch Verwendung eines nichtgeätzten Bereichs des Films 14 als Maske wird der Film 13 durch Ionenfräsen und der Film 12 durch RIE geätzt. Somit wird eine Dreischichtstruktur 16, bestehend ausden Filmen 12, 13 und 14, auf der Oberfläche der Region 1 a wie in Fig. 3B gezeigt gebildet.

Beim nächsten Schritt wird ein P-SiO₂ Film 17 auf der ge samten Oberfläche der resultierenden Struktur wie in Fig. 3C gezeigt abgelagert. Danach wird ein Resistmuster 18 (mit einer dicke von 0,5 µm), wie in Fig. 3C gezeigt, auf dem Film 17 gebildet, um Resistöffnungen auf den beiden Seiten der Struktur 16 zu schaffen. Eine n-Typ-Ver unreinigung oder Störstelle, wie z. B. Si, wird in das Substrat durch den Film 17 ionenimplantiert, der in den Resistöffnungen freigelegt ist. Die Struktur 16, die P-SiO₂ Filme auf den Seitenoberflächen der Struktur 16 und das Muster 18 dienen als Maske für diese Ionenimplantation. Sodann wird die Region 1 a, die die gleiche Länge aufweist wie die Summe der Längen der Struktur 16 und die Dicke des Films 17, auf ihren beiden Seitenoberflächen, in einem Be reich der Struktur 1 unmittelbar unter der Struktur 16 hinter lassen. Hoch-Störstellenkonzentrationsregionen 1 b, die Größen aufweisen derart, daß ihre äußeren Kanten mit denen der Öffnungen in der Resistschicht zusammenfallen, werden an den beiden Seiten der Region 1 a gebildet.

Das Resistmuster 18 wird entfernt und danach eine Glühbehandlung ausgeführt, um die implantierten Ionen zu aktivieren. Danach wird wie in Fig. 3D gezeigt ein Resist muster 19, welches die gleiche Größe aufweist wie das entfernte Muster 18, gebildet und es wird RIE ausge führt, um die P-SiO₂ Filme zu entfernen, welche auf den Regionen 1 b freigelegt wurden. Gleichzeitig wird ein Be reich des Filmes 17 entfernt, der die Oberseite der Struk tur 16 bedeckt.

Die Regionen 1 b werden auf den beiden Seiten der Filme 17 auf den Seitenoberflächen der Struktur 16 in der oben be schriebenen Weise freigelegt. Danach wird ein laminierter Schichtfilm 20 (mit einer Dicke von 0,2 µm), der eine AuGe Legierung als untere Schicht aufweist und der Ni als eine obere Schicht enthält, wie in Fig. 3E gezeigt, aufgebracht bzw. abgelagert. Das Resistmuster 19 wird zusammen mit dem darauf befindlichen Film 20 abgehoben. Dadurch werden, wie in Fig. 3F gezeigt, eine Source-Elektrode 21 und eine Drain-Elektrode 22 jeweils auf der Region 1 b gebildet. Der Film 20 wird als ohmscher Metallfilm auf der Struktur 16 übriggelassen. Die Oberfläche des Substrates 1 aus schließlich der Elektroden 21 und 22 ist mit dem Film 17 bedeckt.

Die Source- und Drain-Elektroden 21 und 22 werden glüh behandelt und der Film 14, der die Struktur 16 überzieht bzw. überdeckt sowie der gesamte Film 17, werden aufgelöst und durch eine chemische Substanz, wie z. B. Amoniumflurid, entfernt. Dadurch wird der Film 20 auf der Struktur 16, wie in Fig. 3G gezeigt, abgehoben, wodurch der MES-FET fertiggestellt wird.

Claims

1. Verfahren zur Herstellung eines MESFET, gekennzeichnet durch die folgenden Schritte:
Bildung einer ersten Störstellenregion (1 a) des einen Leitfähigkeitstyps in einem Verbindungshalbleitersubstrat (1),
Bildung eines Metallfilms (12, 13) und eines ersten Isolationsfilms (14) aufeinanderfolgend auf einer Oberfläche der ersten Störstellenregion (1 a),
Selektives Ätzen des ersten Isolationsfilms (14) und des Metallfilms (12, 13) im gleichen Muster zur Bildung einer Gate-Elektrode (12, 13), wobei die Gate-Elektrode aus einem Metallmuster im wesentlichen im Zentralbereich der ersten Störstellenregion (1 a) besteht und ihre obere Oberfläche mit dem ersten Isolationsfilmmuster (14) bedeckt ist,
Bildung eines zweiten Isolationsfilms (17) auf der gesamten Oberfläche der Anordnung (1),
Bildung eines Resistmusters mit Öffnungen an beiden Seiten der Gate-Elektrode (12, 13) auf dem zweiten Isolationsfilm (17),
Ionenimplantation von Störstellen des einen Leitfähigkeitstyps in das Substrat (1) durch den zweiten Isolationsfilm (17) hindurch unter Verwendung der Gate-Elektrode (12, 13), des an den Seitenwänden der Gate-Elektrode (12, 13) ausgebildeten zweiten Isolationsfilms (17) und des Resistmusters als Maske, um Source- und Drain-Regionen (1 b) von höheren Störstellenkonzentrationen zu bilden als die der ersten Störstellenregion (1 a),
anisotropes Ätzen der gesamten Oberfläche zum Entfernen des zweiten Isolationsfilms (17) außer an den Seitenwänden der Gate-Elektrode (12, 13),
Bildung eines ohm′schen Metallfilms (20) auf der gesamten Oberfläche und
Entfernen des Resistfilms (20) zusammen mit dem darauf gebildeten Bereich des ohm′schen Metallfilmes, um so selbstausgerichtete Source- und Drain-Elektroden (20) auf den Source- und Drain-Regionen (1 b) zu bilden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Verbindungshalbleitersubstrat GaAs umfaßt.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Metallfilm eine Vielschichtstruktur aufweist, die im wesentlichen aus einem hochschmelzenden Metallfilm und einem Niedrigwiderstandsmetallfilm besteht.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der hochschmelzende Metallfilm einen Bestandteil aufweist, welcher aus der Gruppe ausgewählt ist, die aus einem schwerschmelzenden Metall, aus einem schwerschmelzenden Metallnitrid und aus einem schwerschmelzenden Metallsilicid besteht, und daß der Niedrigwiderstandsmetallfilm Au aufweist.

5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der erste und zweite Isolationsfilm aus SiO₂ oder Silizium-Oxynitrid hergestellt sind.

6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß es die weiteren Schritte umfaßt:
Entfernen des Resistmusters nach der Bildung der Source- und Drain-Region,
Ausführung einer Glühbehandlung, um die Störstellen zu aktivieren, und
Bildung eines anderen Resistmusters mit der gleichen Größe wie das erste Resistmuster.

7. Verfahren nach einem der vorangehenden Ansprüche, gekennzeichnet durch das Entfernen des zweiten Isolationsfilms auf dem ersten Isolationsfilm auf der Gate-Elektrode und auf den Seitenwänden der Gate-Elektrode zusammen mit dem ohm′schen Metallfilm, nachdem die selbstausgerichteten Source- und Drain-Elektroden gebildet wurden.