DE3131746A1 - "verfahren zur herstellung einer halbleitereinheit" - Google Patents

"verfahren zur herstellung einer halbleitereinheit"

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DE3131746A1 DE19813131746 DE3131746A DE3131746A1 DE 3131746 A1 DE3131746 A1 DE 3131746A1 DE 19813131746 DE19813131746 DE 19813131746 DE 3131746 A DE3131746 A DE 3131746A DE 3131746 A1 DE3131746 A1 DE 3131746A1
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Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung
  • einer Halbleitereinheit, insbesondere auf ein Verfahren zur Herstellung eines Feldisolatorfilms, der einen Elementbereich umgibt.
  • Die Elementabtrennmethode durch -selektive Oxidation eines Siliziumnitridfilms stellt eine weitverbreitete Methode zur Herstellung eines MOS-FET und einer integrierten Schaltung, die derartige MOS-FETs aufweist, dar.
  • Die Herstellung einer integrierten Schaltung, die n-Kanal-MOS-FET-Transistoren besitzt, wird nun anhand der Figur 1 beschrieben.
  • Wie aus Figur 1A ersichtlich, wird nach der ~Bildung eines Siliziumoxidfilms 2 auf der Oberfläche eines Siliziumsubstrats 1 vom p-Typ durch thermische Oxidation darauf ein Siliziumnitridfilm 3 als ein die Oxidation verhindernder Film abgelagert. Nach der Bildung eines Widerstandsfilms 4 werden die Teile des Siliziumnitridfilms 3 mit Ausnahme der Elementbereiche zur Bildung eines Kathodenbereichs, eines Anodenbereichs und einer Gate-Elektrode selektiv durch Fotolithografie weggeätzt. Unter Beibehaltung des abgelagerten Widerstandsfilms 4 werden Borionen eingebracht, um eine Schicht 4 zur Verhinderung einer Feldinversion zu bilden.
  • Nach der Entfernung des Widerstandsfilms 4 wird die Feldoxidation durchgeführt, um eine Feldisolatorschicht 6 zu erhalten, wodurch ein Aufbau erzielt wird, wie er in Figur 1B dargestellt ist. Ein Oxidfilm 7 auf dem Siliziumnitridfilm 3, der durch dieses Oxidationsverfahren erzeugt wird, der Siliziumnitridfilm 3 und der darunter liegende Siliziumoxidfilm 2 werden nacheinander weggeätzt. Die Elemente werden nach dem bekannten Verfahren zur vollständigen Herstellung eines n-Kanal-MOS-FET hergestellt, wie in Figur 1C dargestellt. In Figur 1C ist mit den Bezugsziffern 10 und 11 ein Kathodenbereich bzw. ein Anodenbereich bezeichnet, mit 13 eine Gate-Elektrode aus polykristallinem Silizium, die auf einem Gate-Siliziumoxidfilm i2 auf einem Kanalbereich zwischen dem Kathodenbereich 10 und-dem Anodenbereich 11 gebildet ist, mit 14 ein dazwischen angeordneter Isolatorfilm, und mit 15 eine Aluminiumverdrahtungsschicht.
  • In Figur 1D ist eine Draufsicht auf das Transistorelement schematisch wiedergegeben. Ein Schnitt durch dieses Element entlang der Linie a-a ist in Figur 1C dargestellt und ein Schnitt entlang der Linie b-b in Figur 1E.
  • Die vorstehend beschriebene, herkömmliche Elementabtrennung durch selektive Oxidation weist die nachstehend angegebenen Nachteile auf.
  • Wie in Figur 1B dargestellt ist, sind zum einen die Kanten des Siliziumnitridfilms 3 nach oben gerichtet und der Elementbereich wird um 0< an jeder Seite in Längsrichtung des-Kanals verkleinert, desgleichen wird er um ct an jeder Seite in Richtung der Breite des Kanals verkleinert, wie in Figur 1E gezeigt ist. Um einen Elementbereich bestimmter Größe im fertigen Zustand zu erhalten, muß deshalb die Breite und Länge des Widerstandsfilms zunächst um 2 c in beiden Richtungen größer als die tatsächlich erforderliche Größe sein.
  • Wenn ein unbeschalteter Bereich 3 ßm zwischen den Elementbereichen, zwischen Verdrahtungen, die unter Verwendung von Störstellenbereichen, die durch Diffusion eines Fremdstoffs in ein Substrat gebildet sind, oder zwischen diesen beiden Bereichsarten beträgt, so wird der unbeschaltete Bereich zwischen den Kanten des Widerstandsfilms 4 nach Figur 1A 1,5 ml wenn die Umwandlungsdifferenz «~durch selektive-Oxidation an jeder Seite 0,75 ßm beträgt.
  • Dies führt zu technischen Schwierigkeiten. Cbgleich die Umwandlungsdifferenz 6 durch Verstärkung des Siliziumnitridfilms 3 verringert werden kann, führt dies zu einer zusätzlichen Spannung, die auf die Kanten des Elementbereichs ausgeübt wird , so daß die Elemente in nachteiliger Weise beeinflußt werden.
  • Zum zweiten diffundiert Bor in der Schicht 5 zur Verhinderung einer Feldinversion, die durch Einbringen von Borionen durch Verwendung des Siliziumnitridfilms 3 als Maske gebildet wird, in den Elementbereich während der Feldoxidation, wodurch die Kanalbreite um ß an jeder Seite vermindert wird, wie in Figur 1E veranschaulicht ist. Bei einem Element, daß eine geringe fertige Kanalbreite von beispielsweise 3 ßm aufweist, ist die Verminderung durch P erheblich. Aus diesem Grunde muß der Siliziumnitridfilm 3 mit einer größeren Größe hergestellt werden, um diese Verminderung in Betracht zu ziehen.
  • Drittens wird durch das sich Aufrichten der Kanten des Siliziumnitridfilms 3 bei der thermischen Oxidation eine Spannung auf den Elementbereich ausgeübt. Dies verursacht Kristalldefekte und verringert die Zuverlässigkeit des Transistors.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleitereinheit zur Verfügungzu stellen, mit dem eine höhere Packungsdichte der Elemente erreichbar ist, ohne eine zusätzliche Umwandlungsdifferenz zu berücksichtigen, mit dem die Kanalbreite auf einfache Weise gesteuert werden kann, bei dem keine Spannung auf die Kanten des Elementbereichs ausgeübt wird und durch das Elemente mit hervorragender Zuverlässigkeit erhalten werden.
  • Nach der Erfindung sind bei einem Verfahren zur Herstellung einer Halbleitereinheit folgende Stufen vorgesehen: Bildung einer Isolatorschicht auf einem Halbleitersubstrat; selektive Bildung eines Films zur Verhinderung der Oxidation auf der Oberfläche der Isolatorschicht Ablagerung von polykristallinem Silizium auf der gesamten Oberfläche des Substrats, einschließlich des Films zur Verhinderung der Oxidation; selektives Ätzen des polykristallinen Siliziums, so daß das polykristalline Silizium nur um die Seiten des die Oxidation verhindernden Films herum zurückbleibt, mit einem Ätzverfahren, das senkrecht zu der Oberfläche des Substrats verläuft; Einbringen von Ionen als Fremdstoffe, um eine Inversion in das Substrat zu verhindern, in dem als Maske der die Oxidation verhindernde Film verwendet wird, wobei das polykristalline Silizium darum herum zurückbleibt; und Bildung eines'Feldispiatorfilms, der ein Oxid des polykristallinen Silizium enthält, in dem die Oberfläche des Substrats oxidiert wird.
  • Bei dem erfindungsgemäßen Verfahren wird die Stufe der selektiven Bildung des die Oxidation verhindernden Films, bei dem ein Siliziumoxidfilm auf einer Isolatorschicht vorgesehen ist, gegenüber der Stufe der Bild#ung des die Oxidation##e'rhindernden Films vorgezogen. Dieser die Oxidation verhindernde Film besteht vorzugsweise aus Siliziumnitrid.
  • In der beigefügten Zeichnung zeigen-: Figur 1A bis 1C Schnittansichten, die die Reihenfolge der Schritte bei dem herkömmlichen Verfahren wiedergeben; Figur 1D eine Draufsicht auf den Elementbereich; Figur 1E eine Schnittansicht entlang der Linie b-b der Figur 1D; Figur 2A bis 2E Schnittansichten, die die Reihenfolge der Schritte bei einer Ausführungsform des erfindungsgemäßen Verfahrens wiedergeben; Figur 2F eine Schnittansicht entlang einer Linie senkrecht zum Schnitt nach Figur 2E; Figur 3A und 3B Schnittansichten, die weitere Ausführungsformen des erfindungsgemäßen Verfahrens veranschaulichen; und Figur 4 eine Schnittansicht, die noch eine andere Ausführungsform des erfindungsgemäßen Verfahrens wiedergibt.
  • Nachstehend ist die Erfindung anhand der beigefügten Zeichnung detaillierter beschrieben.
  • Figur 2A bis 2F stellen Schnittansichten dar, die die Reihenfolge der Schritte nach einer Ausführungsform des erfindungsgemäßen Verfahrens wiedergeben.
  • Wenn als Halbleitersubstrat ein Siliziumsubstrat 1 vom p-Typ verwendet wird, wird ein Siliziumoxidfilm 2 mit einer Dicke von etwa 1000 . 10 8 cm (1000 #) auf der Oberfläche des Siliziumsubstrats 1 durch thermische Oxidation gebildet, wonach der Siliziumnitridfilm 3 darauf mit einer Dicke von etwa 3000 ~ 10 8 cm (3000 2) abgelagert wird.
  • Nach der Bildung des Siliziumoxidfilms 8 mit einer Dicke von etwa 100 10#8 cm (100 i) auf dem Siliziumnitridfilm 3 werden die Teile des Siliziumnitridfilms 3, mit Ausnahme der Elementenbereiche zur Bildung des Kathodenbereichs, des Anodenbereichs und der Gate-Elektrode, sowie der Siliziumoxidfilm 8, der darüber gebildet ist, selektiv weggeätzt, um eine Struktur zurückzulassen, wie sie in Figur 2A dargestellt ist.
  • Eine polykristalline Siliziumschicht 9 mit einer Dicke von etwa 5000 10#8 cm (5000 #> w#ird auf der gesamten Oberfläche der Struktur durch das CVD-Verfahren-herges-te-llt.
  • Die Dicke 11 des Teils der polykristallinen Siliziumschicht 9 unmittelbar neben dem Siliziumnitridfilm 3 ist wesentlich größer als die Dicke 12 der polykristallinen Siliziumschicht 9 über dem Siliziumnitridfilm 3 , und auch größer als die Dicke 13 des Teils der polykristallinen Siliziumschicht 9 auf dem Siliziumoxidfilm 2t der von dem Siliziumnitridfilm 3 weiter weg angeordnet ist. Die gesamte Oberfläche der Struktur wird einer Ätzung mit reaktiven Ionen unterworfen. Da beim Ätzen mit reaktiven Ionen der Xtzvorgang in einer Richtung senkrecht zur Oberfläche des Substrats fortschreitet, bleibt die polykristalline Siliziumschicht 9 um die Seiten des Siliziumnitridfilms 3 herum bestehen, wie in Figur 2C gezeigt, zu dem Zeitpunkt, bei dem die polykristalline Siliziumschicht 9 auf dem Siliziumoxidfilm 3 vollständig entfernt ist. Der Siliziumoxidfilm 8 , der auf dem' Siliziumnitridfilm 3 hergestellt worden ist, beendet den Ätzschritt der polykristallinen Siliziumschicht und verhindert eine Verringerung des Siliziumnitridfilms 3.
  • Unter diesen Bedingungen werden Borionen mit einer Konzen-13 2 tration von 6 . 101--/cm mit einer Beschleunigungsspannung von 40 KeV unter Verwendung des Siliziumnitridfilms 3 und der polykristallinen Siliziumschicht 9 darum herum als Maske eingebracht, um die Schicht 5 zur Verhinderung der Feldinversion in dem Siliziumsubstrat 1 zu-bilden.
  • Der Feldisolatorfilm 6 mit einer Dicke von etwa 1 Fm w#ird an dem Feldteil mit Hilfe eines üblichen Oxidationsverfahrens hergestellt, beispielsweise durch Verbrennungs; oxidation mit Wasserstoff und Sauerstoff, um die Struktur, die in Figur 2D dargestellt ist, zu ergeben. Der Siliziumnitridfilm 3 wirkt als ein die Oxidation verhindernder Film gegenüber der Feldoxidation. Da die polykristalline Siliziumschicht 9, die um die Seiten des Siliziumnitridfilms 3 herum zurückbleibt, mit den in der Nachbarschaft zugeführten H2O-Molekülen reagiert und während der Feldoxidation oxidiert wird, schreitet die Oxidation des Teils des Siliziumsubstrats unter der polykristallinen Siliziumschicht 9 mit einer Geschwindigkeit fort, die kleiner ist als die Oxidãtionsgeschwindigkeit für den Fall, bei dem die polykristalline Siliziumschicht 9 nicht vorhanden ist.
  • Auf diese Weise kann verhindert werden, daß der Siliziumnitridfilm~3 sich an seinen Kanten aufrichtet.
  • Nach dem üblichen Verfahren werden der Siliziumoxidfilm 2, -der von dem Feldisolatorfilm 6 umgeben ist, der Siliziumnitridfilm 3 und der Siliziumoxidfilm 8 weggeätzt, um die Oberfläche des Siliziumsubstrats 1 (nicht gezeigt) freizulegen. Es wird dann eine thermische Oxidation durchgeführt, um einen thermisch oxidierten Film auf der freigelegten Oberfläche des Siliziumsubstrats 1 zu bilden. Nach der Ablagerung einer polykristallinen Siliziumschicht auf dem thermisch oxidierten Film wird diese polykristalline Siliziumschicht selektiv durch ein Fotogravüreverfahren entfernt,um das polykristalline Silizium-Gate 13 zu bilden.
  • Der thermisch oxidierte Film wird dann selektiv geätzt, um Löcher zu b#ilden, durch die Fremdstoffe in das Siliziumsubstrat diffundiert werden. Ein Fremdstoff vom n-Typ wird durch diese Löcher eingebracht, um den Kathodenbereich 10 und den Anodenbereich 11 zu bilden. Nach der selektiven Bildung des dazwischen befindlichen Isolatorfilms 14 wird schließlich die Aluminiumverdrahtungsschicht 15 hergestellt, um einen MOS-FET herzustellen, wie er in Figur 2E gezeigt ist. Mit der Bezugsziffer 12 ist der Gate-Siliziumoxidfilm bezeichnet, der auf dem Kanalbereich gebildet wird.
  • In Figur 2F ist ein Schnitt der in Figur 2E dargestellten Einheit entlang einer Linie senkrecht zu dem Schnitt in Figur 2E gezeigt, wobei sie der Figur 1E nach dem bekannten Verfahren entspricht.
  • Nach dem vorstehend beschriebenen Verfahren richten sich die Kanten des Siliziumnitridfilms 3 bei der Stufe der Feldoxidation nicht nach oben auf, so daß der Wert cE gemäß Figur 1B und 1E im wesentlichen auf Null herabgesetzt werden kann. Eine zusätzliche Umwandlungsdifferenz braucht daher nicht berücksichtigt zu werden; auch kann eine höhere Packungsdichte der Elemente erhalten werden.
  • Da das Aufrichten der Kanten des Siliziumnitridfilms 3 nicht auftritt, wird auch keine zusätzliche Spannung auf das Siliziumsubstrat 1 nach der Feldoxidation ausgeübt, so daß eine hervorragende Zuverlässigkeit des Elements erhalten werden kann.
  • Da das Einbringen der Borionen unter Verwendung des Siliziumnitridfilms 3-und der polykristallinen Siliziumschicht 9, die darum herum übriggelassen ist, als Maske erfolgt, wird das Bor in Form von Ionen an einer Stelle eingebracht, die weiter von den Kanten des Siliziumnitridfilms 3 entfernt liegt. Fremdstoffe, wie Bor, können deshalb nicht in Teile des Siliziumsubstrats 1 unter dem Siliziumnitridfilm 3 bei dem Feldoxidationsschritt diffundieren. Die Effekte eines engen Kanals, die auftreten, wenn sich die Kanalbreite in der Richtung senkrecht zur Richtung des Kathoden- und Anodenbereichs des Transistors verringert, können verhindert werden, wobei die Steuerung der Kanalbreite leichter durchgeführt werden kann.
  • In Figur 3 ist eine weitere Ausführungsform des erfindungsgemäßen Verfahrens dargestellt.
  • Nach:dieser Ausführungsform des erfindungsgemäßen Verfahrens werden nach der Bildung des Siliziumoxidfilms 2 auf der Oberfläche des Siliziumsubstrats 1 vom p-Typ und der darüber erfolgenden Bildung des Siliziumnitridfilms 3 Teile des Siliziumnitridfilms 3, mit Ausnahme der Elementbereiche und der Verdrahtungsbereiche, selektiv weggeätzt, um einen Siliziumnitridfilm 3 zu bilden, wie er in Figur 3A dargestellt ist. Nach der Bildung des Siliziumoxidfilms 8 mit einer. Dicke von etwa 100 . Ro 8 cm (100 A) als Sperrschicht auf der oberen Oberfläche und den Seitenoberflächen #des Siliziumnitridfilms 3 wird die polykristalline Siliziumschicht 9 mit einer Dicke von etwa 5000 10#8 cm (50Q0 2) auf der gesamten Oberfläche der in Figur 3B gezeigten Struktur abgelagert. Danach kann ein MOS-FET gebildet werden, in dem nacheinander die entsprechenden Stufen des Ätzens, der Feldoxidation und der Elementbildung in einer Weise durchgeführt werden, die derjenigen der Ausführungsform ähnlich ist, die in Zusammenhang mit den Figuren 2C bis 2F beschrieben ist.
  • Bei der vorstehend beschriebenen Ausführungsform wird der Siliziumoxidfilm 8 als Sperrschicht auf der Oberfläche des Siliziumnitridfilms 3 gebildet, um die abgelagerte polykristalline Siliziumschicht 9 Wegzuätzen. Wie in Figur 4 gezeigt, kann die polykristalline Siliziumschicht 9 jedoch direkt abgelagert werden, ohne den Siliziumoxidfilm 8 zu bilden, worauf sie weggeätzt wird.
  • Die Steuerbarkeit des Ätzens mit reaktiven Ionen, um ungeätzte Teile der polykristallinen Siliziumschicht 9 übrigzulassen, ist jedoch problematisch. Der Ätzvorgang schreitet nur in vertikaler Richtung vorwärts. Selbst wenn in einem Ausmaß zu viel geätzt wird, so daß es erforderlich ist, den polykristallinen Siliziumfilm 9 auf dem Siliziumnitridfilm 3 zu entfernen, schreitet dadurch der seitliche Ätzvorgang der zurückbleibenden polykristallinen Siliziumschicht 9 nicht merklich fort, obgleich die Dicke davon etwas vermindert wird. Dieses Problem beeinträchtigt die Vorteile, die durch die Erfindung erzielt werden, also nicht.
  • Bei der vorstehend beschriebenen Ausführungsform ist der Siliziumnitridfilm 3 als die Oxidation verhindernder Film verwendet worden, wobei das Ätzen mit reaktiven Ionen zum gerichteten Ätzen zum Einsatz kam. Es kann jedoch auch ein anderer Aufbau und ein anderes Verfahren angewendet werden, wenn dadurch ähnliche Effekte auf treten. Bei der Beschreibung der Figuren 2 bis 4 sind gleiche Teile mit den gleichen Bezugsziffern wie in Figur 1 angegeben worden.
  • Zusammenfassung ist festzustellen, daß bei dem Verfahren zur Herstellung einer Halbleitereinheit nach der Erfindung eine höhere Packungsdichte der Elemente erreichbar ist, ohne eine zusätzliche Umwandlungsdifferenz zu berücksichtigen, wobei die Steuerung der Kanalbreite auf ein- fache Weise-möglich ist, eine Spannung auf die Kanten des Elementbereichs nicht ausgeübt wird und Elemente hoher Zuverlässigkeit erhalten werden können.
  • Leerseite

Claims (9)

  1. Verfahren zur Herstellung einer Halbleitereinheit Patentansprüche Verfahren zur Herstellung einer Halbleitereinheit, g e k e n n z e i c h n e t durch folgende Stufen: Bildung einer Isolatorschicht auf einem Halbleitersubstrat; selektive Bildung eines die Oxidation verhindernden Films auf der Oberfläche der Isolatorschicht; Ablagerung von polykristallinem Silizium auf der gesamten Oberfläche des Substrats, einschließlich des die Oxidation verhindernden Films; selektives Ätzen des polykristallinen Siliziums, so daß das polykristalline Silizium nur um die Seiten des Films zur Verhinderung der Oxidation zurückbleibt, mit einem Ätzverfahren, das senkrecht zu der Oberfläche des Substrats fortschreitet; Einbringen von Ionen als Fremdstoffe, um eine Inversion in dem Substrat zu verhindern, in dem als Maske der die Oxidation verhindernde Film und das darum herum übriggebliebende polykristalline Silizium verwendet werden; und Bildung eines Feldisolatorfilms, der ein Oxid des polykristallinen Siliziums enthält, durch Oxidation der Oberfläche des Substrats.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Stufe der selektiven Bildung des die Oxidation verhindernden Films auf der Isolatorschicht mit einem Siliziumoxidfilm auf der oberen Oberfläche darauf anstelle der Stufe der Bildung des die Oxidation verhindernden Films erfolgt.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Stufe der selektiven Bildung des die Oxidation verhindernden Films mit einem Siliziumoxidfilm auf der oberen Oberfläche und den seitlichen Oberflächen davon anstelle der Stufe der Bildung des die Oxidation verhindernden Films erfolgt.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der die Oxidation verhindernde Film aus Siliziumnitrid besteht.
  5. 5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zum Ätzen ein Ätzverfahren mit reaktiven Ionen angewendet wird.
  6. 6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleitersubstrat ein Siliziumsubstrat eines Leitfähigkeitstyps umfaßt.
  7. 7. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Feldisolatorfilm einen Siliziumoxidfilm umfaßt.
  8. 8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß nach der Stufe der Bildung des Feldisolatorfilms die Stufen der Entfernung einer Verbundschicht erfolgen, die aus der Isolatorschicht und dem die Oxidation verhindernden Film besteht, und Bereiche des entgegengesetzten Leitfähigkeitstyps in Teilen des Siliziumsubstrats unter dem Laminat erzeugt werden.
  9. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Bereiche des entgegengesetzten Leitfähigkeitstyps einen Kathodenbereich und einen Anodenbereich eines MOS-FET umfassen.
DE3131746A 1980-08-12 1981-08-11 Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung Expired DE3131746C2 (de)

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Publications (2)

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DE3131746A1 true DE3131746A1 (de) 1982-03-25
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US (1) US4376336A (de)
JP (1) JPS5735341A (de)
DE (1) DE3131746C2 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0127725A1 (de) * 1983-01-27 1984-12-12 Kabushiki Kaisha Toshiba Verfahren zum Herstellen einer Halbleiteranordnung mit schwach dotierten Gebieten
FR2579828A1 (fr) * 1985-03-29 1986-10-03 Thomson Csf Procede d'oxydation localisee pour l'obtention d'oxyde epais
DE3742912A1 (de) * 1986-12-17 1988-06-30 Samsung Semiconductor Tele Verfahren zur herstellung von halbleiter-schaltungen
US4927780A (en) * 1989-10-02 1990-05-22 Motorola, Inc. Encapsulation method for localized oxidation of silicon
US5866467A (en) * 1995-12-08 1999-02-02 Advanced Micro Devices, Inc. Method of improving oxide isolation in a semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4512076A (en) * 1982-12-20 1985-04-23 Raytheon Company Semiconductor device fabrication process
US4459321A (en) * 1982-12-30 1984-07-10 International Business Machines Corporation Process for applying closely overlapped mutually protective barrier films
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4583282A (en) * 1984-09-14 1986-04-22 Motorola, Inc. Process for self-aligned buried layer, field guard, and isolation
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
US4573257A (en) * 1984-09-14 1986-03-04 Motorola, Inc. Method of forming self-aligned implanted channel-stop and buried layer utilizing non-single crystal alignment key
JPS61164265A (ja) * 1985-01-16 1986-07-24 Nec Corp Mis型半導体集積回路装置
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
JPH07120701B2 (ja) * 1986-03-13 1995-12-20 ソニー株式会社 半導体装置の製造方法
US4814290A (en) * 1987-10-30 1989-03-21 International Business Machines Corporation Method for providing increased dopant concentration in selected regions of semiconductor devices
US5159428A (en) * 1988-09-15 1992-10-27 Texas Instruments Incorporated Sidewall-sealed poly-buffered LOCOS isolation
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
US5001082A (en) * 1989-04-12 1991-03-19 Mcnc Self-aligned salicide process for forming semiconductor devices and devices formed thereby
KR930011458B1 (ko) * 1990-11-17 1993-12-08 삼성전자 주식회사 반도체장치의 필드산화막 형성방법
US5196367A (en) * 1991-05-08 1993-03-23 Industrial Technology Research Institute Modified field isolation process with no channel-stop implant encroachment
US5438016A (en) * 1994-03-02 1995-08-01 Micron Semiconductor, Inc. Method of semiconductor device isolation employing polysilicon layer for field oxide formation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2628407A1 (de) * 1975-06-30 1977-01-20 Ibm Verfahren zum herstellen von vergrabenen dielektrischen isolierungen

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3873373A (en) * 1972-07-06 1975-03-25 Bryan H Hill Fabrication of a semiconductor device
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
JPS5347782A (en) * 1976-10-13 1978-04-28 Hitachi Ltd Production of semiconductor device
US4179311A (en) * 1977-01-17 1979-12-18 Mostek Corporation Method of stabilizing semiconductor device by converting doped poly-Si to polyoxides
JPS559414A (en) * 1978-07-05 1980-01-23 Toshiba Corp Manufacturing method of semiconductor device
JPS5539611A (en) * 1978-09-13 1980-03-19 Toshiba Corp Manufacturing semiconductor device
US4272308A (en) * 1979-10-10 1981-06-09 Varshney Ramesh C Method of forming recessed isolation oxide layers
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
JPS571243A (en) * 1980-06-04 1982-01-06 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2628407A1 (de) * 1975-06-30 1977-01-20 Ibm Verfahren zum herstellen von vergrabenen dielektrischen isolierungen

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
US-Z.: "IBM Techn.Discl.Bull.", Bd. 19, No. 10, März 1977, S. 3947-3950 *
US-Z.: "IBM Techn.Discl.Bull.", Bd. 22, No. 11, April 1980, S. 5148-5151 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0127725A1 (de) * 1983-01-27 1984-12-12 Kabushiki Kaisha Toshiba Verfahren zum Herstellen einer Halbleiteranordnung mit schwach dotierten Gebieten
FR2579828A1 (fr) * 1985-03-29 1986-10-03 Thomson Csf Procede d'oxydation localisee pour l'obtention d'oxyde epais
DE3742912A1 (de) * 1986-12-17 1988-06-30 Samsung Semiconductor Tele Verfahren zur herstellung von halbleiter-schaltungen
US4927780A (en) * 1989-10-02 1990-05-22 Motorola, Inc. Encapsulation method for localized oxidation of silicon
US5866467A (en) * 1995-12-08 1999-02-02 Advanced Micro Devices, Inc. Method of improving oxide isolation in a semiconductor device

Also Published As

Publication number Publication date
US4376336A (en) 1983-03-15
JPH0214782B2 (de) 1990-04-10
DE3131746C2 (de) 1985-02-14
JPS5735341A (en) 1982-02-25

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