DE3131746C2 - Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung - Google Patents

Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung

Info

Publication number
DE3131746C2
DE3131746C2 DE3131746A DE3131746A DE3131746C2 DE 3131746 C2 DE3131746 C2 DE 3131746C2 DE 3131746 A DE3131746 A DE 3131746A DE 3131746 A DE3131746 A DE 3131746A DE 3131746 C2 DE3131746 C2 DE 3131746C2
Authority
DE
Germany
Prior art keywords
layer
silicon
silicon nitride
nitride layer
oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3131746A
Other languages
English (en)
Other versions
DE3131746A1 (de
Inventor
Norio Endo
Hisakzu Yokohama Iizuka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3131746A1 publication Critical patent/DE3131746A1/de
Application granted granted Critical
Publication of DE3131746C2 publication Critical patent/DE3131746C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Durch die Erfindung wird ein Verfahren zur Herstellung einer Halbleitereinheit angegeben, bei dem folgende Stufen durchgeführt werden: Bildung einer Isolatorschicht (2) auf einem Halbleitersubstrat (1); selektive Bildung eines die Oxidation verhindernden Films (3) auf der Oberfläche der Isolatorschicht (2); Ablagerung von polykristallinem Silizium (9) auf der gesamten Oberfläche des Substrats (1), einschließlich des die Oxidation verhindernden Films (3); selektives Ätzen des polykristallinen Siliziums (9), so daß das polykristalline Silizium nur um die Seiten des die Oxidation verhindernden Films (3) zurückbleibt, durch ein Ätzverfahren, das in einer Richtung senkrecht zur Oberfläche des Substrats (1) verläuft; Einbringen von Ionen als Fremdstoffe, um eine Inversion des Substrats (1) zu verhindern, wobei als Maske der die Oxidation verhindernde Film (3) und das darum herum übriggebliebene polykristalline Silizium (8) verwendet werden; und Bildung eines Feldisolatorfilms (6), der ein Oxid des polykristallinen Siliziums (9) enthält, durch Oxidation der Oberfläche des Substrats (1). Mit dem erfindungsgemäßen Verfahren wird eine größere Kompaktheit und eine größere Zuverlässigkeit der Elemente erhalten.

Description

t. Bei der thermischen Oxidation wächst das Oxid mit beträchtlicher Raumausdehnung sowohl in Richtung senkrecht zur Substratoberfläche als auch in Richtung parallel zur Substratoberfläche unter die Seitenbereiche der Siliziumnitridschicht 3, wie dies in Fig. IB dargestellt ist. Als Folge davon kommt es bei der thermischen Oxidation zu einem Aufrichten der seitlichen Kanten der Siliziumnitridschicht, wodurch eine Spannung auf den Elementenbereich ausgeübt wird. Dies verursacht Kristalldefekte und verringert die Zuverlässigkeit des Transistors.
2. Dadurch, daß das thermische Oxid unter die Seitenkanlen der Siliziumnitridschicht 3 wächst, kommt es zu einer Verkürzung der Längserstrekkung des der Erzeugung eines Transistors dienenden Elcmentcnbereichs um die Erstreckung tx sowohl in Längsrichtung als auch in Querrichtung des
6r> Transislorkanals. Um einen Elcnientcnbcreich bestimmter Größe nach der thermischen Oxidation verfügbar zu haben, müssen deshalb die Ausdchungen der Photolackschicht 4 sowohl in Kanallängs-
richtung als auch in Kanalquerrichtung des fertigen Transistors um 2<* größer gemacht werden als tatsächlich für den Elementenbereich benötigt wird.
Wenn der der dielektrischen Isolation dienende freie Bereich zwischen zwei Elementenbereichen, zwischen zwei durch Störstellendiffusion in das Substrat erzeugten »Verdrahtungen« oder zwischen einem Elementenbereich und einer solchen Verdrahtung 3 μπι sein soll, wird bei der in F i g. IA dargestellten Struktur die Photolackschicht 4 für einen Aostand von 1,5 μπι zwischen solchen Bereichen bemessen, wenn die durch die thermische Oxidation entstehende Oxidationsverkürzung «auf jeder Seite 0,75 μπι beträgt Dies führt natürlich zu technischen Schwierigkeiten und erschwert die Reproduzierbarkeit des elektrischen Verhaltens der Transistoren, weil es sehr schwer ist die Oxidationsverkürzung so genau zu steuern, daß exakt bemessene Elementenbereiche erhalten werden.
Man könnte nun die Oxidationsverkürzung α durch Verstärkung der Siliziumnitridschicht 3 verringern. Damit würde man aber die Spannung noch erhöhen, die durch das Aufbäumen der seillichen Kanten der Siliziumnitridschicht 3 entsteht, d. h., die Kristalldefekte im Elementenbereich würden weiter erhöht und die Zuverlässigkeit des zu erzeugenden Transistors würde weiter verschlechtert.
3. Bei der thermischen Oxidation diffundiert Bor, das zuvor in die Schicht 5 zur Verhinderung einer Feldinversion unter Verwendung der Siliziumnitridschicht 3 als Maske implantiert worden ist, in den Elementenbereich. Dadurch wird die Kanalbreite an jeder Seite um β verringert, wie dies in F i g. 1E veranschaulicht ist. Bei einem Element, das eine geringe endgültige Kanalbreite von beispielsweise 3 μίτι aufweist, macht sich die Verringerung um β erheblich bemerkbar. Aus diesem Grund muß die Siliziumnilridschicht 3 mit einer größeren Breite hergestellt werden, um diese Verringerung auszugleichen.
Bei einem Verfahren gemäß dem Oberbegriff des Anspruchs 1, wie es bekannt ist aus IBM Technical Disclosure Bulletin, Band 19, Nr. 10, März 1977, S. 3947-3950, wird auf einer das Halbleitersubstrat ganzflächig bedckkenden dünnen Oxidschicht ebenfalls ganzfiächig eine vergleichsweise dünne Siliziumnitridschicht aufgebracht, die jedoch zu dünn ist, um als lonenimplantationsmaske dienen zu können. Als lonenimplantationsmaske wird eine polykristalline Siliziumschicht aufgebracht und mittels einer weiteren Oxidschicht und einer Photolackmaske selektiv entfernt. Die Maske aus polykristallinem Silizium wird dann sowohl auf ihrer Oberfläche als auch an ihren Seitenflächen mit einer weiteren Siliziumnitridschicht versehen. Mittels einer anisctropen Ätzmethode werden dann die nicht von der Implantationsmaske aus polykristallinem Silizium bedeckten Bereiche der ersten Oxidschicht und der ersten Siliziumnitridschicht und ein Teil des unter diesen Bereichen liegenden Halbleitermaterials des Substrats weggeätzt, ω Im Anschluß an die Ionenimplantation wird dann eine thermische Oxidation zur Erzeugung der dielektrischen Isolation durchgeführt.
Bei diesem Verfahren sind zwar die Spannungen, die durch das Aufwölben der Seilenkanlen der Siliciumnitridschicht infolge des Wachsens des thermischen Oxids auf den Elcmentenbereich des Halbleitersubstrats ausgeübt werden, stark vermindert. Es tritt aber immer noch die nachteilige Oxidationsverkürzung des Elementenbereichs sowie die Diffusion von implantierten Ionen in den Elementenbereich während der thermischen Oxidation auf. Das Problem, daß man die Masken für die Erzeugung des Elementenbereichs größer dimensionieren muß als es dem endgültig benötigten Elementenbereich entspricht, tritt also auch bei diesem bekannten Verfahren auf.
Der Erfindung liegt die Aufgabe zugrunde, das Verfahren gemäß dem Oberbegriff des Anspruchs 1 so zu verbessern, daß die Oxidationsverkürzung und die Nachdiffusion implantierter Störstellen in den Elementenbereich weitestgehend vermieden werden.
Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Dadurch, daß die dotierende Ionenimplantation und die thermische Oxidation mit dem nur um die Seiten der Siliziumnitridschicht herum zurückgebliebenen polykristallinen Silicium durchgeführt wird, werden einerseits die implantierten Zonen zur Verhinderung der Feldinversion in einem entsprechenden seitlichen Abstand von den Rändern der den Elementenbereich festlegenden Siliziumnitridschicht gehalten, so daß die Nachdiffusion während der thermischen Oxidation zwar in den Bereich unter dem zurückgebliebenen polykristallinem Silizium gelangen kann, praktisch aber nicht unter den Elementenbereich. Zum anderen wächst bei der thermischen Oxidation neben den Seitenrändern der Siliziumnilridschichl das Oxid im wesentlichen aus dem zurückgebliebenen polykristallinen Silizium und nicht aus dem Halbleitermaterial des Substrates, so daß praktisch keine Oxidationsverkürzung des durch die Siliziumnitridschicht definierten Elementenbereichs auftritt. Dies führt zu dem weiteren Vorteil, daß die Kanten der Siliciumnitridschicht bei der thermischen Oxidation nicht hochgewölbt werden, so daß auch bei dicken Siliziumnitridschichten, wie sie für den Zweck als Implantationsmaske benötigt werden, keine schädlichen Spannungen auf den Elementenbereich des Halbleitersubstrats ausgeübt werden.
Mit dem erfindungsgemäßen Verfahren sind also bei Vermeidung solcher Spannungen eine wesentlich einfachere Festlegung des endgültigen Elementenbereiciis und eine wesentlich verbesserte Reproduzierbarkeit verfügbar gemacht worden.
Aus IBM Technical Disclosure Bulletin, Band 22, Nr. 11, April 1980, Seiten 5148-5151 ist ein Verfahren bekannt, bei dem nach Erzeugung einer Schichtenfolge von Siliziumdioxid, Siliziumnitrid und Siliziumdioxid auf einem Halbleitersubstrat unter Verwendung einer Photolackätzmaske eine senkrecht verlaufende, reaktive Ionenätzung soweit durchgeführt wird, daß in den nicht von der Photolackmaske bedeckten Teilen auch ein Teil des Halbleitermaterials des Substrates weggeätzt wird. Die Reststruktur wird dann ganzflächig mit einer zweiten Siliziumnitridschicht bedeckt, nach deren selektiver Ätzung die erhaben gebliebenen Teile des Halbleitersubstrates sowohl auf ihrer Oberfläche als auch an ihren Seitenflächen mit einer Siliziumnitridschicht bedeckt sind. Legt man den Elementenbereich durch die Photolackmaske fest und führt man die Ionenimplantation mit der sowohl die Oberfläche als auch die Seitenflächen des erhaben gebliebenen Teils des Halbleitersubstrats bedeckenden Siliziumnitridschicht durch, ist die Gefahr, daß die bei der thermischen Oxidation auftretende Nachdiffusion in den endgültigen Elementenbereich
eindringt, verringert oder gar beseitigt. Da aber hier die seitlichen Teile der Implantationsmaske im Gegensatz zum erfindungsgemäßen Verfahren nicht aus oxidierbarem Material, das während der thermischen Oxidation anstelle von Substratmaterial »verzehrt« wird, besteht, kommt es auch bei diesem Verfahren während der thermischen Oxidation zu einem seitlichen Hineinwachsen des thermischen Oxids in den Elementenbereich, wenn auch in nicht so starkem Maße wie bei dem Verfahren, wie es in IBM Technical Disclosure Bulletin, Band 19, Nr. 10, März 1977, Seiten 3947-3950, beschrieben ist.
Aus einem in der DE-OS 26 28 407 veröffentlichten Verfahren ist es bereits bekannt, nach einer selektiven Ätzung einer auf einem Halbleitersubstrat aufgebrachten Doppelschicht aus Siliziumdioxid und Siliziumnitrid und nach einem teiiweisen Wegätzen des Halbleiiermaterials ganzflächig eine Halbleiterschicht aufzubringen, die auf den selektiv verbliebenen Teilen der Doppelschicht polykristalline Struktur und in den dazwischenliegenden, auf dem teilweise weggeätzten Halbleitersubstrat befindlichen Bereichen monokristalline Struktur aufweist. Bei der anschließenden thermischen Oxidation zum Erhalt einer Feldisolation entsteht das thermische Oxid teilweise aus dieser ganzflächig aufgebrachten Halbleiterschicht, teilweise aus dem Halbleitermaterial des Substrates. Dabei wächst das thermische Oxid auch seitlich in die zuvor mit der selektiven Doppelschicht festgelegten Bereiche. Auch hier kommt es also zu einer Oxidationsverkürzung vorher abmessungsmäßig festgelegter Bereiche.
In der Zeichnung zeigen
Fig. IA bis IC Schnittansichten, die die Reihenfolge der Schritte bei einem herkömmlichen Verfahren wiedergeben;
F i g. 1D eine Draufsicht auf den Elementbereich;
F i g. 1E eine Schnittansicht entlang der Linie b-b der Fig. ID;
F i g. 2A bis 2D Schnittansichten, die die Reihenfolge der Schritte bei einer Ausführungsform des erfindungsgemäßen Verfahrens wiedergeben;
Fig. 3A und 3B Schnittansichten, die eine weitere Ausführungsform des erfindungsgemäßen Verfahrens veranschaulichen; und
F i g. 4 eine Schnittansicht, die noch eine andere Ausführungsform des erfindungsgemäßen Verfahrens wiedergibt.
Nachstehend ist die Erfindung anhand der Zeichnung detaillierter beschrieben.
Fig.2A bis 2D stellen Schnittansichten dar, die die Reihenfolge der Schritte nach einer Ausführungsform des erfindungsgemäßen Verfahrens wiedergeben.
Wenn als Halbleitersubstrat ein Siliziumsubstrat i vom p-Typ verwendet wird, wird eine Siliziumoxidschicht 2 mit einer Dicke von etwa 1000 - 10~8 cm auf der Oberfläche des Siliziumsubstrats 1 durch thermische Oxidation gebildet, wonach eine Siliziumnitridschicht 3 darauf mit einer Dicke von etwa 3000 - 10~8 cm abgelagert wird. Nach der Bildung eines Siliziumoxidfilms 8 mit einer Dicke von etwa 100 · 10-" cm auf der Siliziumnitridschicht 3 werden die Teile der Siliziumnitridschicht 3, mit Ausnahme der Elementenbereiche zur Bildung der Sourcezone, der Drainzone und der Gate-Elektrode, sowie der Siliziumoxidfilm 8, der darüber gebildet ist, selektiv weggeätzt, um eine Struktur zurückzulassen, wie sie in F i g. 2A dargestellt ist
Eine polykristalline Siliziumschicht 9 mit einer Dicke von etwa 5000 ■ 10-" cm wird auf der gesamten Oberfläche der Struktur durch ein CVD-Verfahren hergestellt. Die Dicke /1 des Teils der polykristallinen Siliziumschicht 9 unmittelbar neben der Siliziumnitridschicht 3 ist wesentlich größer als die Dicke h der polykristallinen Siliziumschicht 9 über der Siliziumnitridschicht 3, und auch größer als die Dicke /3 des Teils der polykristallinen Siliziumschicht 9 auf der Siliziumoxidschicht 2, der von der Siliziumnitridschicht 3 weiter weg angeordnet ist. Die gesamte Oberfläche der Struktur wird einer Ätzung mit reaktiven Ionen unterworfen. Da beim Ätzen mit reaktiven Ionen der Ätzvorgang in einer Richtung senkrecht zur Oberfläche des Substrats fortschreitet, bleibt die polykristalline Siliziumschicht 9 um die Seiten der Siliziumnitridschicht 3 herum zu dem Zeitpunkt, zu dem die polykristalline Siliziumschicht 9 auf dem Siliziumoxidfilm 8 vollständig entfernt ist, bestehen, wie in Fig. 2C gezeigt ist. Der Siliziumoxidfilm 8, der auf der Siliziumnitridschicht 3 hergestellt worden ist, beendet den Ätzschritt der polykristallinen Siliziumschicht und verhindert eine Verringerung der Siliziumnitridschicht 3.
Sodann werden Borionen mit einer Konzentration von 6 · 1013/cm2 mit einer Beschleunigungsspannung von 40 KeV unter Verwendung der Siliziumnitridschicht 3 und der polykristallinen Siliziumschicht 9 darum herum als Maske eingebracht, um die Schicht 5 zur Verhinderung der Feldinversion in dem Siliziumsubstrat 1 zu bilden.
Die Feldisolationsschicht 6 mit einer Dicke von etwa 1 μπΊ wird an dem Feldteil mit Hilfe eines üblichen Oxidationsverfahrens hergestellt, beispielsweise durch Oxidation mit Wasserstoff und Sauerstoff, um die Struktur, die in F i g. 2D dargestellt ist, zu ergeben. Die Siliziumnitridschicht 3 wirkt gegenüber der Feldoxidation als eine die Oxidation verhindernde Schicht. Da die polykristalline Siliziumschicht 9, die um die Seiten der Siliziumnitridschicht 3 herum zurückbleibt, mit den in der Nachbarschaft zugeführten H2O-Molekülen reagiert und während der Feldoxidation oxidiert wird, schreitet die Oxidation des Teils des Siliziumsubstrats unter der polykristallinen Siliziumschicht 9 mit einer Geschwindigkeit fort, die kleiner ist als die Oxidationsgeschwindigkeit für den Fall, bei dem die polykristalline Siiiziumschicht 9 nicht vorhanden ist. Auf diese Weise kann verhindert werden, daß sich die Kanten der Siliziumnitridschicht 3 aufrichten.
Nach dem üblichen Verfahren werden dann in dem Elementenbereich eine Gatelektrode, eine Sourcezone, eine Drainzone und Elektroden- und Verdrahtungsschichten hergestellt, um einen MOS-FET zu bilden.
Nach dem vorstehend beschriebenen Verfahren richten sich die Kanten der Siliziumnitridschicht 3 bei der Stufe der Feidöxidation nicht nach oben auf und der Wert α gemäß F i g. 1B und 1E wird im wesentlichen auf Null herabgesetzt Eine zusätzliche Oxidationsverkürzung braucht daher nicht berücksichtigt zu werden; auch kann eine höhere Packungsdichte der Elemente erhalten werden.
Da das Aufrichten der Kanten der Siliziumnitridschicht 3 nicht auftritt wird auch nach der Feldoxidation keine zusätzliche Spannung auf das Siliziumsubstrat 1 ausgeübt, so daß eine hervorragende Zuverlässigkeil des Elements erhalten werden kann.
Da die Implantation der Borionen unter Verwendung der Siliziumnitridschicht 3 und der polykristallinen Siliziumschicht 9, die darum herum übriggelassen ist als Maske erfolgt geschieht die Implantation von Borionen an einer Stelle, die weiter von den Kanten der Siliziumnitridschicht 3 entfernt liegt Fremdstoffe, wie Bor, kön-
nen, deshalb bei dem Feldoxidationsschritl nicht in Teile des Siliziumsubstrats 1 unter der Siliziumnitridschicht 3 diffundieren. Die Effekte eines engen Kanals, die auftreten, wenn sich die Kanalbreite in der Richtung senkrecht zur Richtung der Source- und der Drainzone des Transistors verringert, können verhindert werden, wobei die Steuerung der Kanalbreite leichter durchgeführt werden kann.
In F i g. 3 ist eine weitere Ausführungsform des erfindungsgemäßen Verfahrens dargestellt.
Bei dieser Ausführungsform werden nach der Bildung der Siliziumoxidschicht 2 auf der Oberfläche des p-leitenden Siliziumsubstrats 1 und der darüber gebildeten Siliziumnitridschicht 3 Teile der Siliziumnitridschicht 3, mit Ausnahme der Elementbereiche, selektiv weggeätzt, um eine Siliziumnitridschicht 3 zu bilden, wie sie in F i g. 3A dargesteih ist. Nach der Bildung eines Siiiziumoxidfilms 8 mit einer Dicke von etwa 100 · 10~8 cm auf der oberen Oberfläche und den Seitenoberflächen der Siliziumnitridschicht 3 wird die polykristalline Silizium-Schicht 9 mit einer Dicke von etwa 5000 ■ 10-" cm auf der gesamten Oberfläche der in Fig.3B gezeigten Struktur abgelagert. Danach kann ein MOS-FET gebildet werden, indem nacheinander entsprechende Schritte des Ätzens„.der Feldoxidation und der Elementbildung durchgeführt werden.
Bei der vorstehend beschriebenen Ausführungsform wird der Siliziumoxidfilm 8 als Sperrschicht auf der Oberfläche der Siliziumnitridschicht 3 gebildet, um die abgelagerte polykristalline Siliziumschicht 9 wegzuätzen. Wie in F i g. 4 gezeigt, kann die polykristalline Siliziumschicht 9 jedoch direkt abgelagert werden, ohne den Siliziumoxidfilm 8 zu bilden, und dann geätzt werden.
Die Steuerbarkeit des Ätzens mit reaktiven Ionen, bei dem ungeätzte Teile der polykristallinen Siliziumschicht 9 übrigbleiben, bringt ein Problem mit sich. Der Ätzvorgang schreitet jedoch nur in vertikaler Richtung vorwärts. Selbst wenn ein Überätzen erforderlich ist, um die polykristalline Siliziumschicht 9 auf der Siliziumnitridschicht 3 zu entfernen, schreitet dadurch das seitliche Ätzen der zurückbleibenden polykristallinen SiIiziumschichl 9 nicht merklich fort, obgleich deren Dicke etwas vermindert wird. Dieses Problem beeinträchtigt die Vorteile, die durch die Erfindung erzielt werden, also nicht.
Hierzu 3 Blatt Zeichnungen
50
55 60 65

Claims (4)

Patentansprüche:
1. Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung, bei dem
a) auf einem Siliziumsubstrat (1) eine Siliziumoxidschicht (2) gebildet wird,
b) auf der Oberfläche der Siliziumoxidschicht (2) eine Siliziumnitridschicht (3) gebildet wird,
c) auf der gesamten Oberfläche dieser Anordnung eine polykristalline Siliziumschicht (9) abgelagert wird,
d) die polykristalline Siliziumschicht (9) und die Siliziumnitridschicht (3) durch Ätzung teilweise entfernt werden,
e) Ionen unter Verwendung der verbliebenen polykristallinen Siliziumschicht (9) und der verbliebenen Siliziumnitridschicht (3) als Maske in das Siliziumsubstrat (1) eingebracht werden und
f) durch Oxydation der Oberfläche des Siliziumsubstrats (1) eine Feldisolationsschicht (6) gebildet wird,
dadurch gekennzeichnet, daß
bt) vor der Ablagerung der polykristallinen Siliziumschicht (9) die Teile der Siliziumnitridschicht (3), die nicht zur Bildung der Halbleiterschaltungsanordnung benötigt werden, weggeätzt werden, daß
dl) die polykristalline Siliziumschicht (9) so mittels eines Ätzverfahrens, das senkrecht zur Oberfläche des Siliziumsubstrats (1) fortschreitet, geätzt wird, daß nur um die Seiten der Siliziumnitridschicht (3) herum polykristallines Silizium (9) zurückbleibt, und daß
fl) die Feldisolationsschicht (6) durch Oxydation des Siliziumsubstrats (t) und des verbliebenen polykristallinen Siliziums (9) gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
b2) nach dem Schritt b 1) ein Siliziumoxidfilm (8) auf der oberen Oberfläche der Siliziumnitridschicht (3) aufgebracht wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
b3) nach dem Schritt bl) ein Siliziumoxidfilm (8) auf der oberen Oberfläche und den seitlichen Oberflächen der Siliziumnitridschicht (3) aufgebracht wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
d2) zum Ätzen ein Ätzverfahren mit reaktiven Ionen angewendet wird.
Die Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruchs 1.
Das Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung durch selektive Oxidation unter Verwendung einer Siliziumnitridmaske stellt eine weit verbreitete Methode zur Herstellung von integrierten Schaltungen dar.
Ein bekanntes Verfahren zur Herstellung einer solchen dielektrischen Isolation ist in den Fig. IA bis IE dargestellt
Bei diesem bekannten Verfahren wird auf der Oberfläche eines p-Ieitenden Siliziumsubstrats durch thermisehe Oxidation eine Siliziumoxidschichi 2 gebildet Auf dieser wird eine Siliziumnitridschicht 3 als eine die Oxidation des darunterliegenden Materials verhindernde Schicht abgelagert Unter Verwendung einer Photolackmaske 4 werden alle Teile der Siliziumnitridschicht
is 3 weggeätzt, die außerhalb desjenigen Bereichs liegen, in deoi eine Sourcezone, eine Drainzone und eine Gate-Elektrode für das Halbleiterelement erzeugt werden sollen. Unter Beibehaltung der Photolackmaske 4 wird in die Substratoberfläche Bor mittels Ionenimplantation eingebracht, um eine Schicht 5 zur Verhinderung einer Feldinversion zu bilden.
Nach Entfernen der Photolackmaske 4 wird eine Feldoxidation zum Erhalt einer Feldisolationsschicht 6 durchgeführt Dadurch erhält man eine Struktur, wie sie in F i g. 1B dargestellt ist. Eine bei dieser Oxidation entstandene Oxidschicht 7, die darunterliegende Siliziumnitridschicht 3 und die unter letzterer Schicht liegende Siliziumoxidschicht 2 werden nacheinander weggeätzt.
Mittels bekannter Verfahren wird dann das Halbleiterbauelement in Form eines n-Kanal-MOS-FET hergestellt, wie in Fig. IC gezeigt ist. Dabei bezeichnen die Bezugsziffern 10 und 11 eine Source- bzw. eine Drainzone. Eine Gate-Elektrode 13 aus polykristallinem Silizium ist auf einer Gate-Siliziumoxidschicht 12 gebildet, die sich über dem Kanalbereich zwischen der Sourcezone 10 und der Drainzone 11 befindet. Mit den Bezugszeichen 14 und 15 sind eine die Gate-Elektrode 13 bedeckende Isolierschicht bzw. eine Aluminium-Verdrahtungsschicht bezeichnet.
Fig. ID zeigt eine Draufsicht auf das Transistorenelement Einen Schnitt durch dieses Element entlang der Linie a-a ?,eigt F i g. IC und ein Schnitt entlang der Linie b-b ist in F i g. 1E dargestellt.
Die vorstehend beschriebene herkömmliche Methode zur dielektrischen Isolation durch selektive Oxidation weist folgende Nachteile auf:
DE3131746A 1980-08-12 1981-08-11 Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung Expired DE3131746C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11090680A JPS5735341A (en) 1980-08-12 1980-08-12 Method of seperating elements of semiconductor device

Publications (2)

Publication Number Publication Date
DE3131746A1 DE3131746A1 (de) 1982-03-25
DE3131746C2 true DE3131746C2 (de) 1985-02-14

Family

ID=14547653

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3131746A Expired DE3131746C2 (de) 1980-08-12 1981-08-11 Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung

Country Status (3)

Country Link
US (1) US4376336A (de)
JP (1) JPS5735341A (de)
DE (1) DE3131746C2 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4512076A (en) * 1982-12-20 1985-04-23 Raytheon Company Semiconductor device fabrication process
US4459321A (en) * 1982-12-30 1984-07-10 International Business Machines Corporation Process for applying closely overlapped mutually protective barrier films
JPS59138379A (ja) * 1983-01-27 1984-08-08 Toshiba Corp 半導体装置の製造方法
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4573257A (en) * 1984-09-14 1986-03-04 Motorola, Inc. Method of forming self-aligned implanted channel-stop and buried layer utilizing non-single crystal alignment key
US4583282A (en) * 1984-09-14 1986-04-22 Motorola, Inc. Process for self-aligned buried layer, field guard, and isolation
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
JPS61164265A (ja) * 1985-01-16 1986-07-24 Nec Corp Ｍｉｓ型半導体集積回路装置
FR2579828A1 (fr) * 1985-03-29 1986-10-03 Thomson Csf Procede d'oxydation localisee pour l'obtention d'oxyde epais
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
JPH07120701B2 (ja) * 1986-03-13 1995-12-20 ソニー株式会社 半導体装置の製造方法
KR880008448A (ko) * 1986-12-17 1988-08-31 강진구 측면 격리 소자 분리방법
US4814290A (en) * 1987-10-30 1989-03-21 International Business Machines Corporation Method for providing increased dopant concentration in selected regions of semiconductor devices
US5159428A (en) * 1988-09-15 1992-10-27 Texas Instruments Incorporated Sidewall-sealed poly-buffered LOCOS isolation
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
US5001082A (en) * 1989-04-12 1991-03-19 Mcnc Self-aligned salicide process for forming semiconductor devices and devices formed thereby
US4927780A (en) * 1989-10-02 1990-05-22 Motorola, Inc. Encapsulation method for localized oxidation of silicon
KR930011458B1 (ko) * 1990-11-17 1993-12-08 삼성전자 주식회사 반도체장치의 필드산화막 형성방법
US5196367A (en) * 1991-05-08 1993-03-23 Industrial Technology Research Institute Modified field isolation process with no channel-stop implant encroachment
US5438016A (en) * 1994-03-02 1995-08-01 Micron Semiconductor, Inc. Method of semiconductor device isolation employing polysilicon layer for field oxide formation
US5866467A (en) * 1995-12-08 1999-02-02 Advanced Micro Devices, Inc. Method of improving oxide isolation in a semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3873373A (en) * 1972-07-06 1975-03-25 Bryan H Hill Fabrication of a semiconductor device
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem
JPS5347782A (en) * 1976-10-13 1978-04-28 Hitachi Ltd Production of semiconductor device
US4179311A (en) * 1977-01-17 1979-12-18 Mostek Corporation Method of stabilizing semiconductor device by converting doped poly-Si to polyoxides
JPS559414A (en) * 1978-07-05 1980-01-23 Toshiba Corp Manufacturing method of semiconductor device
JPS5539611A (en) * 1978-09-13 1980-03-19 Toshiba Corp Manufacturing semiconductor device
US4272308A (en) * 1979-10-10 1981-06-09 Varshney Ramesh C Method of forming recessed isolation oxide layers
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
JPS571243A (en) * 1980-06-04 1982-01-06 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device

Also Published As

Publication number Publication date
US4376336A (en) 1983-03-15
JPH0214782B2 (de) 1990-04-10
JPS5735341A (en) 1982-02-25
DE3131746A1 (de) 1982-03-25

Similar Documents

Publication Publication Date Title
DE3131746C2 (de) Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung
DE4433086C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3311635C2 (de)
DE3106202C2 (de)
DE2745857C2 (de)
DE2646308C3 (de) Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten
DE2615754C2 (de)
DE3030385C2 (de) Verfahren zur Herstellung einer MOS-Halbleitervorrichtung
DE2445879C2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE19837395A1 (de) Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements
DE2916364A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
EP0005166A1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit isolierten Bereichen aus polykristallinem Silicium und danach hergestellte Halbleiteranordnungen
DE2922014A1 (de) Verfahren zur herstellung von vlsi-schaltungen
DE2449012C2 (de) Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE1589687C3 (de) Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung
DE2225374B2 (de) Verfahren zum herstellen eines mos-feldeffekttransistors
DE2636369A1 (de) Feldeffekttransistor mit isolierter steuerelektrode
DE19825524B4 (de) Dünnfilmtransistor und Verfahren zu seiner Herstellung
DE19708031A1 (de) Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung
DE3124283A1 (de) Halbleiteranordnung und verfahren zu dessen herstellung
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
DE19853432A1 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
DE2703618C2 (de) Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: KADOR, U., DIPL.-CHEM. DR.RER.NAT., PAT.-ANW., 8000 MUENCHEN

8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8339 Ceased/non-payment of the annual fee