DE2636369A1 - Feldeffekttransistor mit isolierter steuerelektrode - Google Patents
Feldeffekttransistor mit isolierter steuerelektrodeInfo
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Description
Dipl.-Ing. F. A.¥üickmann, Dipl.-Chem. B. Huber
8 MÜNCHEN 86, DEN
POSTFACH 860 820
MÖHLSTRASSE 22, RUFNUMMER 98 39 21/22
DXV
Nippon Telegraph and Telephone Public Corporation
Tokio, Japan
1-6, 1-chome, Uchisaiwai-cho, Chiyoda-ku
Feldeffekttransistor mit isolierter Steuerelektrode
Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor
mit isolierter Steuerelektrode (IGFET) und befaßt sich insbesondere mit einem IGFET mit kurzem Kanal.
Wenn man bei herkömmlichen Feldeffekttransistoren mit isolierter Steuerelektrode, die bei der MOSLSI (Großintegration
in Metall-Oxid-Halbleitertechnik) ein wesentliches Bauelement darstellen, die Länge zwischen der Quelle (source) und dem
Abzug (drain), die beide auf einem Halbleitersubstrat in einer gewissen Entfernung, der sog» Kanallänge, verringert, so wird
die Schwellspannung merklich geringer und zugleich in starkem Maße von der Maßhaltigkeit der Kanallänge abhängig.
Zur Lösung dieses Problems ist bereits vorgeschlagen worden, sowohl die planare Ausdehnung der Kanallänge als auch die
Querschnittsabmessungen jedes Elements im gleichen Verhältnis zu reduzieren. Bei diesem Vorschlag müssen jedoch die Dirnen- _
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sionen wie beispielsweise die Dicke des Isolationsfilms für
die Steuerelektrode, die Tiefe der Quelle und des Abzugs usw. außerordentlich kleine Werte annehmen, so daß man u.a. sehr
strenge Fertigungsanforderungen und eine deutlich verminderte MOSLSI-Ausbeute in Kauf zu nehmen hat.
Es ist auch schon vorgeschlagen worden, den sich gegenüberliegenden
Seiten der Quelle und des Abzugs die Form eines Keils oder einer Pfeilspitze zu geben. Der in 1TBM Technical
Disclosure Bulletin", Bd. 16, Nr. Z, Juli 1973, S. 652, abgedruckten Arbeit mit dem Titel "Reduction of the Small Channel
effect in an IGFET Structure" ("Verringerung des Einflusses eines kleinen Kanals in einem IGFET") entnimmt man allerdings,
daß die praktische Anwendung des genannten Vorschlags mißlang, weil sich die Leistungsverstärkung erheblich verschlechterte
und außerdem nicht frei gewählt werden konnte.
Andererseits ist in der US-Patentschrift 3 600 647 angeregt
worden, mittels Ionenimplantation usw. über dem gesamten Gebiet des Kanalbereichs eine flache Schicht mit einer hohen
Leitfähigkeit zu erzeugen, damit die Verkürzung der Kanallänge nicht zu einem Abfall in der Schwellspannung führt.
Dieser Vorschlag kann allerdings noch immer nicht die Abhängigkeit der Schwellspannung von der Fertigungsgenauigkeit
der Kanallänge beseitigen.
Aufgabe der vorliegenden Erfindung ist die Schaffung eines Feldeffekttransistors mit isolierter Steuerelektrode, bei dem
eine Verkleinerung der Kanallänge einen nur geringen Schwellspannungsabfall und eine nur schwache Abhängigkeit der Schwellspannung
von der Fertigungsgenauigkeit nach sich zieht. Zur Lösung dieser Aufgabe ist ein Feldeffekttransistor mit isolierter
Steuerelektrode erfIndungsgemäß charakterisiert durch
ein Substrat mit einem ersten Leitungstyp, einem Quellenbereich
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und einem Abzugsbereich, einem zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyp, durch einen- Kanalbereich,
der zwischen dem Quellenbereich und dem Abzugsbereich angeordnet ist und diese beiden Bereiche voneinander distanziert,
durch eine die Steuerelektrode isolierende Schicht (Isolationsschicht)
auf der Substratoberfläche im Kanalbereich, durch eine auf der Isolationsschicht befindliche Steuerelektrode,
sowie durch zwei Bereiche mit hoher Leitfähigkeit, die jeweils den Quellenbereich bzw. den Abzugsbereich zumindest
im Kanalbereich kontaktieren, vom ersten Leitungstyp sind und eine höhere Leitfähigkeit als das Substrat haben.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand weiterer Ansprüche.
Die Erfindung soll nun unter Bezugnahme auf die Zeichnung näher erläutert werden. In den Figuren der Zeichnung sind
einander entsprechende Teile mit gleichen Bezugszeichen versehen.
Es zeigen:
Fig. 1 ein erstes Ausführungsbeispiel eines erfindungsgemäßen IGFETs im Seitenschnitt;
Figo 2 ein zweites Ausführungsbeispiel eines erfindungsgemäßen
IGFETs in der gleichen Darstellungsweise wie in Fig. 1;
Fig. 3 die Ausführungsbeispiele der Fig. 1 und 2 in einem schematisierten Seitenschnitt;
Fig. 4 eine graphische Darstellung zur Bestimmung der Struktur eines erfindungsgemäßen IGFETs; und
Fig. 5A bis 5E die einzelnen Schritte eines Verfahrens zur
Herstellung eines erfindungsgemäßen IGFETs.
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Ein erfindungsgemäßer Feldeffekttransistor mit isolierter
Steuerelektrode hat einen Aufbau, wie er in den Fig. 1 und 2 dargestellt ist. Die Ausführung der Figo 1 enthält ein Halbleitersubstrat
1 eines ersten Leitungstyps, beispielsweise ein p-leitendes Substrat. Auf diesem Substrat ist eine Source-Elektrode
2 und eine Drain-Elektrode 3, beide vom entgegengesetzten Lgitungstyp, also η-leitend, in einer bestimmten Entfernung
voneinander erzeugt. Zwischen den einander gegenüberliegenden Seiten 4 und 5 der Source-Elektrode 2 bzw. der Drain-Elektrode
3 befindet sich der Kanalbereich 6 mit einer Länge L (Kanallänge).
Auf der Oberfläche des Halbleitersubstrats 1 ist eine flache Schicht zur Isolation der Steuerelektrode (isolationsschicht
9) vorgesehen. Diese Schicht bedeckt den Kanalbereich 6 des Halbleitersubstrats 1, ihre beiden Enden 7, 8 kontaktieren
die Source-Elektrode 2 bzw. die Drain-Elektrode 3. Auf der Isolationsschicht
9 ist eine isolierte Steuerelektrode 10 der gleichen Dicke aufgedampft.
Gemäß der vorliegenden Erfindung enthält der Kanalbereich 6
zwei Bereiche mit hoher Leitfähigkeit (Bereiche 11, 12). Diese beiden Bereiche sind vom gleichen Leitungstyp wie das Substrat
1 und kontaktieren die Seite 4 der Source-Elektrode 2 bzw. die Seite 5 der Drain-Elektrode 3. Sie haben darüber hinaus eine
Breite 1 in Längsrichtung des Kanals und halten zueinander, ohne sich dabei zu kontaktieren, einen vorbestimmten Abstand
ein.
Die Oberflächen des Halbleitersubstrats 1, der Source-Elektrode
2, der Drain-Elektrode 3 und der Bereiche mit hoher Leitfähigkeit 11, 12 liegen in der gleichen Ebene.
Eine theoretische Analyse des Phänomens, daß die Schwellspannung infolge der Verringerung der Kanallänge eines IGFETs ab-
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fällt, wird von H.S0 Lee in "Solid State Electronics", Bd0 16
(1973), S. 1407-1417, gegeben.
Schwellspannung
.T. = V4, τ
th th. lang
L
A9X-
In Verbindung damit sind die folgenden Gleichungen entwickelt worden:
th long
"MS - ΠΡ^)+ΒΦΡΡ+ (T"
ox
οχ
J Kx 6 «A* W
(2)
AO=IiSi £ O
V/Vsub+KVVBi-(Vsub-B^\p)
sub d Bi
/KV. + Vn. - Βφ ν/ d Bx 1 .
• (3)
Sx
l / /V +V + 'V +KV +V A γ.J sub Bx y sub d Bx
V - IV
»n · / ντ>·
Bx J Bx
- / KV +V \ 1 d Bi >
X.·
N //2Ke. fn
X+ / 1
(V +KV1H-Vn.) X.+ / 1
sub d Bx7 J ν V
(V qN. sub
qNA 'Bi'
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Auf der Grundlage der gleichen analytischen Methode ist im Zusammenhang mit der vorliegenden Erfindung der Versuch unternommen
worden, eine Schwellspannungsformel, die weiter unten
noch angegeben wird, für den erfindungsgemäßen IGFET-Aufbau
der Fig. 1 und 2 aufzustellen.
Die Ableitung dieser Formel soll unter Bezugnahme auf die Fig. 3 beschrieben werden, die ein Modell der in den Fig. 1
und 2 gezeigten Ausführungen darstellt.
Wo die Länge 1 eines Bereichs mit hoher Leitfähigkeit in Längs-
1 W richtung des Kanals die Beziehung A ^ 1 >
FB E (£-n steht für das Verhältnis, in dem die Verarmungszone 13 in die Richtung
des Kanalbereichs 6 hineinreicht; W^ steht für die Tiefe der
auf der Seite der Drain-Elektrode 3 gebildeten Verarmungszone)
erfüllt, kann jedes Symbol aus Fig. 3 durch die folgenden Gleichungen ausgedrückt werden:
Ausdehnung der Verarmungszone, die sich auf der Seite der
Source-Elektrode 2 erstreckt
+ VBi>
Ausdehnung der Verarmungszone, die sich im Inneren des Kanalbereichs
6 befindet
w
¥CA
¥CA
Ausdehnung der Verarmungszone auf der Seite der Drain-Elektrode
3
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Ausdehnung der Verarmungszone in den Bereichen hoher Leitfähigkeit
11, 12 des Kanalbereichs
/2KO_. ¥CB
Das Verhältnis, in dem die Verarmungszone in Richtung des Kanals
verläuft
Fermi-Potential des Substrats 1
Fermi-Potential der Bereiche mit hoher Leitfähigkeit 11,
KSi 0 = ^®16^1*121^^^113^11^ von Silizium
q = elektrische Ladung des Elektrons
N = Störstellenkonzentration im Bereich hoher Leitfähigkeit 11
V , = Spannungsabfall am Substrat Vg. = inneres Potential
Na = Störstellenkonzentration im Bereich hoher
Leitfähigkeit 12
B =nlnversionskoeffizient
= effektive Drain-Spannung, die den Schwellenwert festlegt
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-■ 8 -
k = Boitzmannsche Konstante T = Substratteraperatur
n^ = Konzentration der gittereigenen Störstellen
Im Zusammenhang mit der vorliegenden Erfindung sind mit Hilfe der Methode von H.S. Lee und ausgehend von den obigen, mit
Fig. 3 verknüpften Gleichungen die folgenden Formeln für die Schwellspannung gewonnen worden:
Vth - Vth long
Eü
ν/Λ
■fch long . Χ" MS
A0 = A0 =
sseff
OX
B*F
OX
(7)
KVd + VD - iVsub
ΓΫ , +Βφ_.η+ /V +KV .+V
-' sub t FB ν sub d
+KV .+Vn. ub d Bx
Bi
FB
(8)
OX
(9)
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1 s/ Sx ο 1 B W
.+Vn. + /ν .+KV .+Vn .
sub Bx \/ sub cl Dx
/kv ,
A0 = qN 3
C, D
Bi
X. + / (KV . , vn..
j / qNn d Bx
j / qNn d Bx
2K
(v + ν )
2K 6
Ο ο ν 2K £
(—-) = (ν . + KVn.)
qN„ sub "■>
Bi
Bx
(10)
(11)
Ein Vergleich der'vorstehenden Gleichungen mit der Gleichung
von H.S. Lee ergibt, daß die vorliegende Erfindung durch das
Auftreten des Terms Ag charakterisiert ist.
Dementsprechend kann eine und nur eine Breite 1 der Bereiche mit hoher Leitfähigkeit 11, 12vdie der Relation
mit den vorstehend definierten Größen AQ,
genügt, bestimmt werden.
, A2,
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- ίο -
unter der Bedingung, daß die Gleichung (12) erfüllt ist, wird
die Schwellspannung des erfindungsgemäßen IGFETs mit kurzem
Kanal V^ = V^ long' d#h* die At)nängigkeit von der Länge L des
Kanalbereichs ist eliminiert.
Die Gleichung (12) läßt sich graphisch leicht lösen. Zunächst wählt man eine Störstellenkonzentration N. im Substrat 1 gemäß
der Gleichung (7), um eine erwünschte Schwellspannung zu erreichen (zweckmäßigerweise sollte V., zwischen 0,3 und 1 V groß
sein). Dann wird die Kurve C in Figo 4 mit Hilfe der Gleichung
(1) von H.Se Lee eingetragen. Da bei der Herstellung eines
normalen IGFETs monokristallines Silizium und Siliziumdioxid für das Halbleitersubstrat 1 bzw. die Isolationsschicht 9 verwendet
werden, sind in der obigen Gleichung (7)
60 = 1,06 χ 10~10 Farad/m
q = 1,6 χ ΙΟ"19 Coulomb.
Dementsprechend kann die angenäherte Störstellenkonzentration N« vorzugsweise nach der Relation
N — 3 x 1021 χ (-S^ )2/v
ox
in Abhängigkeit von der Dicke T der Isolationsschicht 9 ausgewählt
werden. Bei der Festsetzung der Dicke TQx ist die Produktionsausbeute
- nach H.S. Lee kann T aufgrund der Beziehung C = K 6o/T - mit der Kapazität C „ der Steuerelektrode
OjC OX Oa Ολ
in Gieicfrfcung (2) und der Dielektrizitätskonstanten K £o der
OX
Isolationsschicht verknüpft werden - und die Substratspannung -
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Vsub in Betracht gezogen werden. Vsub ist als Entwurfsbedingung
für einen Schaltkreis, der einen solchen IGFET enthält, festgelegt und sollte zwischen 1 und 5 V liegen. Die
Dimensionen für NA, V^, TQx und Vsub sind cm"·5, V, £ und V0
Wenn sinnvolle Werte für Vth, TQx, Vsub usw. in Erwägung gezogen
werden, so ergibt sich für die Störstellenkonzentration des Substrats N. aus Gleichung (13) ein Wert, der vorzugsweise
zwischen 1 χ 10^5 bis 1 χ 10 cm~^ liegt«,
Um andererseits einen dielektrischen Durchbruch in dem pn-übergang
zwischen der Source-Elektrode 2 und der Drain-Elektrode zu verhindern, nimmt man für die Störstellenkonzentration Nß
der Bereiche hoher Leitfähigkeit 11, 12 Werte, die etwa in der Größenordnung von 1 χ 10 bis 2 χ 10 cm"^ liegen. Nun
ersetzt man NA in den Gleichungen (2) und (5) durch Ng und
zeichnet die Kurve B entsprechend der Gleichung (1).
Dann wird die Asymptote A der Kurve C - sie repräsentiert die
Gleichung V., = V^ ions: ~ eingezeichnet und der Schnittpunkt
l hitt
P der Kurve B mit der Asymptote A gebildet. Dieser Schnittpunkt entspricht dem Zustand, in dem der gesamte Kanalbereich
vollkommen mit dem Bereich hoher Leitfähigkeit ausgefüllt ist Demzufolge entspricht die Ordinate von P im Diagramm der
Fig. 4 der zweifachen Breite 1 des Bereichs hoher Leitfähigkeit in Längsrichtung des Kanals, d.h. der Summe der Breiten
der beiden hochleitenden Bereiche 11 und 12.
Zur Herstellung eines IGFETs mit einer erwünschten Kanallänge und Schwellspannung nach dem oben erwähnten Verfahren legt
man zunächst die Störstellenkonzentration des Substratmaterials und des Bereiches hoher Leitfähigkeit festo Dann kann
die Länge 1 des hochleitenden Bereichs in Längsrichtung des Kanals ermittelt werden.
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Es sei an dieser Stelle darauf hingewiesen, daß die Länge 1 des hochleitenden Bereichs so zu bestimmen ist, daß sie die
oben erwähnte Bedingung L/2 > 1 < ^gW0 erfüllt, wenn die für
die vorliegende Erfindung charakteristische Schwellspannungsformel
(6) eingeführt wird. Wenn man bei der Herstellung eines erfindungsgemäßen IGFETs die Kanallänge L variiert und dabei
die Leistungsspannung (Vgub>
VD uswe) beim Aufbau eines mit
dem vorgeschlagenen IGFET bestückten Schaltkreises in Betracht zieht, sollte für das Verhältnis der beiden Längen 1 bzw. L
in grober Näherung die Bedingung gelten
In einem weiteren, in Fig, 2 dargestellten Ausführungsbeispiel
bedecken die Bereiche hoher Leitfähigkeit 11, 12 nicht nur die Seiten 4 und 5 der Source-Elektrode 2 bzw. Drain-Elektrode
3» sondern die gesamten Seitenflächen und den Boden der beiden Elektroden. Die anderen Parameter, beispielsweise
die Breite der hochleitenden Bereiche 11, 12, die Kanallänge L usw., sind die gleichen wie im Ausführungsbeispiel der Fig0 1,
Der vorgeschlagene IGFET kann einfach und bequem hergestellt werden. Im folgenden wird ein Verfahrensbeispiel für die Herstellung
des ersten Ausführungsbeispiels unter Bezugnahme auf die Figo 5A bis 5E beschrieben.
Zunächst wird die Oberfläche des Substrats 1 zur Erzeugung von Oxidfilmen (zoBc SiO2) 14, 15 im Feld oxidiert. Dann wird
der zentrale Teil zur Bildung eines Oxidfilms 16 für die
Steuerelektrode geätzt (Fig« 5A). Dieser Film entspricht der Isolationsschicht 9 aus Fig, 1.
Dann wird eine Steuerelektrode 10 auf dem Oxidfilm 16 aufgedampft.
Hiernach ätzt man den zwischen Steuerelektrode 10 und
den Oxidfilmen 14 und 15 befindlichen Oxidfilm 16 so, daß ein
Fenster 17 entsteht, durch das die Source-Elektrode 2 und die
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- 13 Drain-Elektrode 3 erzeugt werden können (Fig. 5B).
Hierauf wird eine Substanz, beispielsweise Phosphor, mit hoher Konzentration eindiffundiert, damit die Source-Elektrode
2 und die Drain-Elektrode 3f wie in Fig. 5C dargestellt, gebildet
werden. Dann werden beide Seiten der aus Steuerelektrode 10 und Oxidfilm 16 bestehenden Einheit in einem von der vorbestimmten
Länge 1 des hochleitenden Bereichs abhängenden Maße weggeätzt ("Überätzung"; Figo 5D).
Dann wird eine Substanz, beispielsweise Borionen, einer vorgegebenen
Konzentration in die Source-Elektrode 2 und in die Drain-Elektrode 3 durch das Fenster 17 implantiert. Dabei benutzt
man die überätzte Steuerelektrode 10 als Maske. Es bildet sich eine, in Fig. 5E mit einer gestrichelten Linie
angedeutete Schicht 18 aus implantierten Ionen. Danach werden die implantierten Ionen durch eine Hitzebehandlung aktiviert
und entstehen die in Fig. 1 dargestellten Bereiche hoher Leitfähigkeit
11, 12ο
Zur Herstellung der zweiten, in Fig. 2 dargestellten IGFET-Ausführung
benutzt man die gleichen Verfahrensschritte, die in
Fig. 5A und 5B illustriert sind, und bildet dann -vor der Schaffung der Source-Elektrode 2 und der Drain-Elektrode 3 die
hochleitenden Bereiche 11, 12 durch thermische Diffusion von beispielsweise Bor, wobei die Steuerelektrode 10 als Maske
benutzt wirdo Dann diffundiert man eine Substanz, beispielsweise
Phosphor, mit hoher Konzentration zur Bildung der Source-Elektrode
2 und der Drain-Elektrode 3 ein. Die Länge 1 der hochleitenden Bereiche 11, 12 ergibt sich aus der Differenz
des Diffusionsabstandes zwischen den beiden Substanzen, im Beispiel Bor und Phosphor.
Im folgenden werden Beispiele gemäß der vorliegenden Erfindung beschrieben.
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Will man in einem erfindungsgemäßen IGFET eine Schwellspannung
= 0,7 V unter der Bedingung einer ausgewählten Kanallänge
L = 2 u und einer Substratspannung V , = 2 V erhalten, so
empfiehlt es sich, dem FET folgende Strukturkonstangen zu geben:
Kanallänge 2 u
Störstellenkonzentration im .^
Substrat 3,5 χ 1O19 cm"0
Dicke des Oxidfilms 16 700 Ä
Tiefe der Source- und der
Drain-Elektrode - 0,5w
Breite 1 des hochleitenden Bereichs 0,55 η
Störstellenkonzentration im 16 -^
hochleitenden Bereich 1 χ 10 cm""·3
In der Praxis ist es nicht möglich, die obigen Werte genau zu realisieren, und es sind gewisse FertigungsSchwankungen unvermeidlich.
Solche Fertigungsungenauigkeiten haben die Folge, daß die Schwellspannung im IGFET vom geplanten Wert abweicht.
Der IGFET mit dem obigen Aufbau wurde in mehreren Exemplaren hergestellt und die Schwellspannung jedes einzelnen Transistors
wurde gemessene Die Meßwerte ergaben, daß die Schwellspannung des gemäß der vorliegenden Erfindung gebauten IGFET innerhalb
eines Bereiches von 0,7 V i24% liegt.
Demgegenüber liegt die Schwellspannung bei einem zum Stand der Technik gehörenden IGFET mit den optimalen Strukturkonstanten
Kanallänge 2 u
Störstellenkonzentration im *r ·,
Substrat 1,5 χ 10ID cm*0
Dicke des Steuerelektroden-Oxidfilms 350 A Tiefe der Source- und Drain-Elektrode 0,5 U
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- 15 in einem Bereich von 0,7 V +35%.
Der Vergleich beider Bereichswerte zeigt auf, daß die fertigungsbedingte Streuung in den Schwellspannungswerten bei einem
IGFET gemäß der vorliegenden Erfindung geringer ist als die bei einem herkömmlichen IGFET erreichbare Schwankungsbreite.
Die fertigungsbedingte Streuung der Schwellspannung wurde wie
beim Beispiel 1 an einem /„IGFET mit einer Kanallänge L = 1,5 M
geprüft. Die Meßergebnisse zeigen, wie aus der nachstehenden Tabelle hervorgeht, eine noch wirksamere Einengung der Fabrikationsschwankungen.
Strukturkonstanten eines IGFETs
erfindungsge- herkömmmäß lieh
Kanallänge 1,5 η 1»5 η
Störstellenkonzentra- Λ(- _
tion im Substrat 3,5 χ 10ι:>
cm"0 1,7 x 10ID cm""·3
Dicke des Oxidfilms für o
die Steuerelektrode 700 X 350 A
Tiefe der Source- oder
der Drain-Elektrode 0,5 η 0,5 η
Breite des hochleitenden
Bereichs 0,55 η
Störstellenkonzentration *r ,
im hochleitenden Bereich 1 χ 10 cm"°
In diesem Beispiel liegt die Schwellspannung bei dem erfindungsgemäßen
IGFET in einem Bereich von 0,7 V i26# und bei der
herkömmlichen Ausführung in einem Bereich von 0,7 V i44%o Die
letzte Zahl ist schon erheblich bedenklicher als die entsprechende Bandbreite im Beispiel 1.
709807/0874
Aus der vorstehenden Beschreibung geht hervor, daß bei einem erfindungsgemäßen IGFET die Kenndatenstreuung aufgrund von
Ungenauigkeiten bei der Kanallängenherstellung vergleichsweise klein ist und somit die Anforderungen an die Maßhaltigkeit
einer Schablone für die Großintegration erheblich geringer sind. Darüber hinaus streuen die Kenndaten bei Durchführung
einer Großintegration weniger und resultieren hieraus eine MOSLSI (Großintegration in Metall-Oxid-Halbleiter-Technik)
mit hoher Leistungsfähigkeit, erhöhte Ausbeuten und viele
andere günstige Wirkungen.
andere günstige Wirkungen.
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Claims (9)
1.) Feldeffekttransistor mit isolierter Steuerelektrode,
gekennzeichnet durch ein Substrat (1) mit einem ersten Leitungstyp, einen Quellenbereich (Source-Elektrode 2) und einen Abzugsbereieh
(Drain-Elektrode 3) mit einem zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyp, durch einen Kanalbereich
(6), der zwischen dem Quellenbereich und dem Abzugsbereich angeordnet ist und diese beiden Bereiche voneinander
distanziert, durch eine die Steuerelektrode (1O) isolierende Schicht (isolationsschicht 9), auf der sich die Steuerelektrode
befindet, sowie durch zwei Bereiche mit hoher Leitfähigkeit (11, 12), die jeweils den Quellenbereich bzw. den Abzugsbereich
zumindest im Kanalbereich kontaktieren, vom ersten Leitungstyp sind und eine höhere Leitfähigkeit als das Substrat haben.
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Störstellenkonzentration der Bereiche mit
hoher Leitfähigkeit (11, 12) zwischen 1 χ 1016 und 2 χ 1016 cm""3
liegt.
3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen einer erwünschten Schwellspannung
^er Dicke T (&) der Isolationsschicht und einer
Spannung V , (Volt), die während des Betriebes an das Substrat
gelegt wird, und der Störstellenkonzentration N. (cm ) des Substrats im wesentlichen die Gleichung gilt
o- V., + 0,4 ρ
N -v^ 3 χ 10 Ί χ C ) /V
WA—3 X 1U X ^ T ' /Vsub*
4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, daß für die Kanallänge L, definiert als
der Abstand zwischen den einander gegenüberliegenden Seiten des
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2636363
Quellenbereichs und des Abzugsbereichs, und die Länge 1 des Bereichs mit hoher Leitfähigkeit in der Längsrichtung des
Kanalbereichs gilt
1/7 < l/L < 2/5.
5. Feldeffekttransistor nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Schwellspannung im Bereich zwischen
0,3 und 1 V liegt.
6. Feldeffekttransistor nach einem der Ansprüche 3 bis 5» dadurch gekennzeichnet, daß die Dicke der Isolationsschicht
(9) in einem Bereich zwischen 300 2. und 1000 A liegt.
7. Feldeffekttransistor nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die im Betrieb an das Substrat
(1) angelegte Spannung in einem Bereich zwischen 1 und 5 V liegt.
8. Feldeffekttransistor nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die Störstellenkonzentration des
Substrats (1) in einem Bereich zwischen 1 χ 1OU cm"-3 bis
1 χ 1016 cm"3 liegt.
9. Feldeffekttransistor nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die Länge des Bereichs mit hoher
Leitfähigkeit in Längsrichtung des Kanalbereichs etwa 0,5» beträgt.
1O0 Feldeffekttransistor nach einem der Ansprüche 4 bis 9,
dadurch gekennzeichnet, daß die Kanallänge in einem Bereich
zwischen 1,5 und 2 u liegt.
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|---|---|---|---|
| JP50098092A JPS5222480A (en) | 1975-08-14 | 1975-08-14 | Insulating gate field effect transistor |
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|---|---|---|---|---|
| JPS5448489A (en) * | 1977-09-26 | 1979-04-17 | Nippon Telegr & Teleph Corp <Ntt> | Mis type semiconductor device |
| US4217599A (en) * | 1977-12-21 | 1980-08-12 | Tektronix, Inc. | Narrow channel MOS devices and method of manufacturing |
| DE2802838A1 (de) * | 1978-01-23 | 1979-08-16 | Siemens Ag | Mis-feldeffekttransistor mit kurzer kanallaenge |
| JPS55105373A (en) * | 1978-12-04 | 1980-08-12 | Mostek Corp | Metal oxide semiconductor transistor and method of fabricating same |
| US4274105A (en) * | 1978-12-29 | 1981-06-16 | International Business Machines Corporation | MOSFET Substrate sensitivity control |
| DE2926416A1 (de) * | 1979-06-29 | 1981-01-22 | Siemens Ag | Dynamische halbleiter-speicherzelle und verfahren zu ihrer herstellung |
| DE2926417A1 (de) * | 1979-06-29 | 1981-01-22 | Siemens Ag | Dynamische halbleiterspeicherzelle und verfahren zu ihrer herstellung |
| JPS56501509A (de) * | 1979-11-14 | 1981-10-15 | ||
| US4937640A (en) * | 1980-11-03 | 1990-06-26 | International Business Machines Corporation | Short channel MOSFET |
| JPS58115863A (ja) * | 1981-12-28 | 1983-07-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型電界効果半導体装置およびその製造方法 |
| JPS62217666A (ja) * | 1986-03-18 | 1987-09-25 | Nippon Denso Co Ltd | Ｍｉｓトランジスタ |
| US5122474A (en) * | 1988-06-23 | 1992-06-16 | Dallas Semiconductor Corporation | Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough |
| US4943537A (en) * | 1988-06-23 | 1990-07-24 | Dallas Semiconductor Corporation | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough |
| JPH0734475B2 (ja) * | 1989-03-10 | 1995-04-12 | 株式会社東芝 | 半導体装置 |
| JP3229012B2 (ja) * | 1992-05-21 | 2001-11-12 | 株式会社東芝 | 半導体装置の製造方法 |
| US5372960A (en) * | 1994-01-04 | 1994-12-13 | Motorola, Inc. | Method of fabricating an insulated gate semiconductor device |
| CN110291355A (zh) | 2017-02-13 | 2019-09-27 | 株式会社Uacj | 钎焊性及外表面防腐蚀性优异的铝挤出扁平多孔管及使用其而成的铝制热交换器 |
| DE112018000799T5 (de) | 2017-02-13 | 2019-12-05 | Uacj Corporation | Stranggepresste flache perforierte Aluminiumröhre mit hervorragender Innen-/Außenoberflächenkorrosionsbeständigkeit, und unter Verwendung davon erhaltener Aluminiumwärmetauscher |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3305708A (en) * | 1964-11-25 | 1967-02-21 | Rca Corp | Insulated-gate field-effect semiconductor device |
| US3600647A (en) * | 1970-03-02 | 1971-08-17 | Gen Electric | Field-effect transistor with reduced drain-to-substrate capacitance |
| DE2432352A1 (de) * | 1973-07-05 | 1975-01-30 | Tokyo Shibaura Electric Co | Halbleiterspeicher |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4931509U (de) * | 1972-06-17 | 1974-03-19 | ||
| US3891190A (en) * | 1972-07-07 | 1975-06-24 | Intel Corp | Integrated circuit structure and method for making integrated circuit structure |
| US3868187A (en) * | 1972-08-31 | 1975-02-25 | Tokyo Shibaura Electric Co | Avalanche injection type mos memory |
| JPS5636585B2 (de) * | 1973-07-02 | 1981-08-25 |
-
1975
- 1975-08-14 JP JP50098092A patent/JPS5222480A/ja active Pending
-
1976
- 1976-08-03 US US05/711,178 patent/US4091405A/en not_active Expired - Lifetime
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3305708A (en) * | 1964-11-25 | 1967-02-21 | Rca Corp | Insulated-gate field-effect semiconductor device |
| US3600647A (en) * | 1970-03-02 | 1971-08-17 | Gen Electric | Field-effect transistor with reduced drain-to-substrate capacitance |
| DE2432352A1 (de) * | 1973-07-05 | 1975-01-30 | Tokyo Shibaura Electric Co | Halbleiterspeicher |
Non-Patent Citations (2)
| Title |
|---|
| IBM Technical Disclosure Bulletin, Bd., 16, Nr. 2, Juli 1973, S. 652 * |
| Solid-State Electronics, Bd. 16, 1973, S. 1407-1417 * |
Also Published As
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