DE2527621C3 - Feldeffekt-Halbleiterbauelement - Google Patents
Feldeffekt-HalbleiterbauelementInfo
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Description
leitersubstrats 1 P-Typ-Halbleiterbereiche 7 und 6 vorgesehen. Diese Halbleiterbereiche 6 und 7 werden
ebenfalls durch einen Kanal-Unterbrecherbereich umgeben, der durch einen N-Typ Halbleiterbereich 8
gebildet ist. Das Halbleitersubstrat I ist mit einer SiOj-Schicht 9 bedeckt und weist öffnungen auf. die
durch Elektroden 10, 12 bzw. 13 gefüllt sind. Weiterhin weist die SiC^-Schicht 9 eine durch eine Elektrode 11
ausgefüllte, nicht vollständig durchgehende Aussparung auf. Bei dieser soweit beschriebenen Anordnung umfaßt
ein MIS-FET die Elektrode 11, den P-Typ-Halbleilerbereich
2 und die zwischen der Elektrode 11 und dem P-Typ-Halbleiterberekh 2 liegende SiO2-Schicht 9. Zur
anderen MIS-FET-Anordnung gehört die Elektrode 11,
das N-Typ-Halbleitersubstrat 1 und die zwischen der Elektrode 11 und dem N-Typ-Halbleitersubstrat 1
litgende SiO2-Schicht 9. Eine Eingangsspannung V/n
beaufschlagt die Elektrode 11. Eine Ausgaigsspannung
your ist an der Elektrode 12 abgreifbar, die sich
zwischen dem N-Typ-Halbleiterbereich 4 und dem
P-Typ-Haibleiterbereich 6 erstreckt. Die beiden MIS-FETen
bilden also einen komplementären Inverter in MOS-Technik (C-MOS-Inverter).
Die Oberflächenbereiche des Halbleitersubstrats 1 außerhalb der aktiven Bereiche, d. h. also der N-Typ-Halbleiterbereiche
3 und 4, der P-Typ-Halbleiterbereiche 6 und 7 und der direkt unter der Elektrode U
liegenden Bereiche, werden als »Feldbereiche« oder »parasitäre Bereiche« bezeichnet. Auch in den Feldbereichen
befinden sich MOS-Strukturen. Wie die F i g. 3 erkennen läßt, ändert sich mindestens bei der Niederfrequenz-Messung
der Kapazitäts-Spannungskennlinie (C- V-Kennlinie) der MOS-Anordnung die Kapazität mit
Erhöhung des Absolutwerts der zugeführten (negativen) Spannung. Die Kapazität steigt ab dem Spannungswert
Vi steil an. Dies ist bekannt und beruht auf der Tatsache, daß sich im Feldbereich eine Inversionsschicht ausbildet.
Wird die Elektrode mit einer höheren Spannung beaufschlagt, so bildet sich die Inversionsschicht im
Oberflächenbereich des Halbleitersubstrats aus. Demzufolge entsteht wegen der Inversionsschicht ein Kanal
zwischen den beiden MOS-FETen. Werden die MOS-FETen mit hoher Schaltgeschwindigkeit betrieben, so
werden sie auch mit einer vergleichsweise hohen Spannung beaufschlagt. In diesem Fall ist für den
Feldbereich eine höhere Schwellenspannung erforderlich. Zu diesem Zweck müssen der P-Typ-Halbleiterbereich
5 bzw. der N-Typ-Halbleiterbereich 8 als Kanal-Unterbrecherbereiche vorgesehen oder die SiOr
Schicht 9 muß dicker ausgelegt werden.
Im allgemeinen liegt die Verunreinigungskonzentration im Halbleitersubstrat bei 1014 — 1015 Atome/cm3 und
beträgt 10l6-1016 Atome/cm3 im Oberflächenbereich
des P-Typ-Halbleiterbereichs 2. Wird unter dieser Bedingung für die Verunreinigungskonzentration ein
Siliziumsubstrat mit einer Kristallorientierung (100) verwendet, so liegt die Schwellenspannung | Vth | für
den Feldbereich nur bei etwa 10 V bei einer Dicke der SiO2-Schicht9von 1 μπι.
Werden die Kanal-Unterbrecherbereiche im Halbleitersubstrat dagegen so angeordnet, daß sich keine
Vergrößerung des Flächenbereichs des Halbleitersubstrats ergibt, so kommen sie in Kontakt mit dem
Drain-Bereich, so daß die Durchbruchsspannung des Drain-Bereichs erniedrigt wird. Da eine Erniedrigung
der Durchbruchsspannung für den Drain-Bereich jedoch unerwünscht ist, müßten Drain-Bereich und
Kanal-Unterbrecherbereich voneinander um mehrere μπι getrennt sein. Damit jedoch wird der Oberflächenbereich
des Halbleitersubstrats vergrößert, was ebenfalls nachteilig und in anderer Hinsicht unerwünscht ist.
Un. in den Feldbereichen die Schwellenspannung zu
■> erhöhen und mithin die Ausbildung einer unerwünschten
Inversionsschicht zu verhindern, ist es aus der US-PS 36 02 782 bereits bekannt, wenigstens in einem
Abschnitt der Isolationsschicht zwischen der Hauptflächc
des Halbleitersubstrats und der Anschluß- und
ίο Verbindungsschicht auf der Oberseite eine polykristalline
Siliziumzwischenschicht anzuordnen, die sich zumindest an einer Stelle bis zur Hauptfläche des Halbleitersubstrats
erstreckt Diese polykristalline Zwischenschicht hat jedoch einen relativ niedrigen spezifischen
Widerstand und darf daher einerseits nicht mit den Elektroden in Berührung stehen und andererseits nur
mit einem begrenzten Flächenbereich auf der Substratoberfläche aufliegen. Dadurch entstehen große Herstellungsschwierigkeiten,
da mehrstufige komplizierte Aufdampf-, Diffusions- und Dotierungsprozesse zu beherrschen
sind.
Zur Erhöhung der Inversions-Schwellenspannung der Feldbereiche ist es aus der DE-OS 23 16 208 auch
bekannt, das Halbleitersubstrat vor Ausbildung der MIS-Struktur mit einer Chromoxid enthaltenden
Ätzlösung zu behandeln und eine Oxidschicht zu erzeugen, die positiv geladene Chromionen enthält,
wodurch nach Ausbildung der aktiven Bereiche in den Feldbereichen eine Schicht mit positiver Restladung
vorhanden ist. Abgesehen von den für nachfolgende Diffusionsprozesse in einigen Anwendungsfällen unerwünschten
Chromionen muß die Oxidschicht jedoch eine beträchtliche Dicke von mehreren 10 μιη aufweisen,
um eine nennenswerte Erhöhung der lnversionsschwellenspannung zu erreichen. Dies ist jedoch aus
herstellungsbedingten und elektrischen Gründen unerwünscht.
Der Erfindung liegt damit die Aufgabe zugrunde, ■ Feldeffekt-Halbleiterbauelemente mit M IS-Struktur so
zu verbessern, daß sich in einer herstellungsmäßig und für die Betriebskennwerte günstigen Lösung eine
wesentliche Erhöhung der Schwellenspannung für die Feldbereiche ergibt und sich mithin die Ausbildung einer
unerwünschten Inversionsschicht in den Feldbereichen verhindern läßt. Im besonderen ist es das Ziel der
Erfindung, eine MIS-Anordnung anzugeben, die sich durch hohe Schwellenspannungswerte auszeichnet und
daraus resultierend eine große Packungsdichte bei der Herstellung von integrierten Schaltkreisen ermöglicht.
so Die Lösung dieser technischen Aufgabe ergibt sich erfindungsgemäß für ein Feldeffekt-Halbleiterbauelement
mit MlS-Aufbau durch Verwirklichung der im Patentanspruch 1 angegebenen Maßnahmen, für die
vorteilhafte Weiterbildungen in Unteransprüchen gekennzeichnet sind.
Mit der Erfindung wurde eine Möglichkeit zur Herstellung von Feldeffekt-Halbleiterbauelementen mit
Metall-Isolationsschicht-Halbleitersubstrat-Schichtaufbau eröffnet, die sich durch vorteilhafte Eigenschaften
«ο wie hohe Schwellenspannung, einfach herstellbaren
Schichtaufbau und einer geringen Neigung zur Ausbildung von parasitären Leitungspfaden auszeichnen. Eine
erfindungsgemäße MIS-Feldeffektanordnung zeigt außerdem eine wesentlich größere Stabilität gegen den
Einfluß von Natrium- oder vergleichbaren Ionen bei der Vorspannungs-Temperaturbelastung und eine wesentliche
Verbesserung der Werte der Durchbruchsspannung für den Drain-Bereich.
Die Erfindung eignet sich vor allem vorteilhaft für die Herstellung kleinster integrierter Schaltkreise mit
Feldeffekt-Halbleiterelementen hoher Zuverlässigkeit, da sich MIS-Systeme mit einer bisher nicht bekannten
Packungsdichte mit stabilen Kennwerten herstellen lassen. Charakteristisch für die erfindungsgemäßen
MIS-Systeme ist die sauerstoffdotierte polykristalline Siliziumschicht auf dem Feldbereich, die die wesentliche
Ursache für die Verhinderung unerwünschter parasitärer Inversionsschichten ist.
Die Erfindung und vorteilhafte Einzelheiten werden nachfolgend unter Bezug auf die Zeichnungen in
beispielsweisen Ausführungsformen näher erläutert. Es zeigt
Fig. 1 die Draufsicht auf einen bereits erläuterten herkömmlichen C-MOS-Inverter,
F i g. 2 die ebenfalls bereits erläuterte Schnittdarstellung des Bauelements nach F i g. 1 in auseinandergezogener
Darstellung im Verlauf der Linie U-U in Fig. 1,
F i g. 3 den prinzipiellen Verlauf der C- V-Kennlinie im
Feldbereich eines herkömmlichen C-MOS-Inverters,
Fig.4 die Draufsicht auf einen C-MOS-Inverter mit
erfindungsgemäßen Merkmalen,
F i g. 5 die in die Ebene gelegte Schnittdarstellung im Verlauf der Linie V-V in Fig. 4,
Fig.6 das Schaltbild des C-MOS-Inverters nach
F i g. 4 bzw. 5,
F i g. 7 in graphischer Darstellung den Zusammenhang zwischen dem Sauerstoffgehalt und dem spezifischen
Widerstand von polykristallinem Silizium,
Fig.8 den prinzipiellen Verlauf der C-V-Kennlinic
eines MIS-Kondensators für den die polykristalline Siliziumschicht entsprechend F i g. 5 vorgesehen ist,
Fig.9 die Schnittdarstellung eines FET, bei dem anstelle oder in Verbindung mit einer Oxydfilm-Gate-Isolierschicht
die polykristalline Siliziumschicht gemäß Fig. 5 vorhanden ist,
F i g. 10 ein symbolisches Schaltbild für den FET nach
F i g. 9,
Fig. 11 die Gate-Source-Spannungs/Drain-Source- «o
Strom-Kennlinie (Vcs— /os-Kennlinie) des FET nach
F i g. 9 und
Fig. 12 den Verlauf der Gate-Source-Spannungs/ Drain-Source-Strom-Kennlinie (Vos— /ps-Kennlinie)
eines FET, bei dem die Leitfähigkeitstypen der *5 Halbleiterbereiche gegenüber denen des FET nach
F i g. 9 wechselseitig ausgetauscht sind.
Zunächst wird ein C-MOS-Inverter nach einer Ausführungsform der Erfindung unter Bezug auf die
- · e· ■ ' * WVJWIi1VIZVIi. L^cil/vl mtu CUtIOvMUv OUI VJIv '"
Fig.4-6 Bezug genommen. Soweit der Halbleiteranordnung
nach den Fig. 1 und 2 entsprechende Bereiche
und Elemente vorhanden sind, sind diese mit den gleichen Bezugszeichen gekennzeichnet.
Als wesentliches Unterscheidungsmerkmal sei zunächst darauf hingewiesen, daß die herkömmlicherweise
erforderlichen Kanal-Unterbecherbereiche bei dem C-MOS-Inverter erfindungsgemäßer Bauart nicht erforderlich
und daher eingespart sind. Weiterhin unterscheidet sich der C-MOS-Inverter nach den F i g. 4 und 5 von «>
demjenigen nach F i g. 1 bzw. 2 durch eine auf dem Halbleitersubstrat ausgebildete Schicht aus sauerstoffhaltigem,
polykristallinem Silizium. Die Einzelheiten für diese charakteristischen Unterscheidungsmerkmale
werden im folgenden beschrieben: Anders als bei der ·>">
Anordnung nach Fig. 1 und 2 ist ein MOS-FET unmittelbar angrenzend an einen anderen MOS-FET in
einem Halbleitersubstrat 1 ausgebildet Eine polykristal
line Siliziumschicht 20, deren Zusammensetzung weiter unten erläutert wird, ist in einer Dicke von 0,3 μίτι auf
dem Feldbereich des Halbleitersubstrats 1 ausgebildet. Über der polykristallinen Siliziumschicht 20 befindet
sich eine SiOrSchicht 29 in einer Schichtdicke von 0,8 μπι. Die Dicke der polykristallinen Siliziumschicht 20
wird zweckmäßigerweise in einem Bereich von etwa 0,1 μπι bis 2,0 μιτι gewählt, je nachdem, welche
Spannung die über der polykristallinen Siliziumschicht 20 angeordnete Elektrode beaufschlagen soll. Die
Fig.6 zeigt das Schaltbild des C-MOS-Inverters nach den F i g. 4 und 5.
Die polykristalline Siliziumschicht 20 besteht aus polykristallinem Silizium, dem Sauerstoff in einer
Konzentration im Bereich von 2 bis 40 Atom-%, beispielsweise in einer Konzentration von 32 Atom-%
zugesetzt worden ist. Die Korngröße des polykristallinen Siliziums sollte vorzugsweise im Bereich von
0,01 μιη bis 0,1 μπι liegen. Elektronen und Löcher
werden durch Fallen- oder Fang-Energieniveaus an den Korngrenzen von reinem polykristallinem Silizium
eingefangen, d. h. festgehalten, so daß sich ein konstantes elektrostatisches Potential ausbildet. Da
Ladungsträger durch das elektrostatische Potential abgestoßen werden, ergibt sich für das polykristalline
Silizium ein konstanter spezifischer Widerstand von etwa 106 Ohmcm. Wird reinem polykristallinem Silizium
Sauerstoff zugesetzt, so entstehen an den Korngrenzen überschüssige SuOj'Zusammensetzungen. Die Potentialsperren
werden also an den Korngrenzen angehoben. Damit erhöht sich auch der spezifische Widerstand
des polykristallinen Siliziums mit dem Gehalt an Sauerstoff, und zwar etwa im Verlauf der Kurve nach
Fig.7. So kann der spezifische Widerstand von polykristallinem Silizium beispielsweise bis auf
10" Ohmcm erhöht werden.
Um die Wirkung der erfindungsgemäßen Maßnahme zu prüfen, wurde ein MIS-Kondensator hergestellt.
Dieser MIS-Prüfkondensator besteht aus einem N-Typ-Siiizium-Haibieitersubstrat,
einer polykristallinen Siliziumschicht wie oben erwähnt, die auf dem N-Typ-Silizium-Halbleitersubstrat
niedergeschlagen ist, und aus einer über der polykristallinen Siliziumschicht aufgebrachten
Elektrode. Die Kapazitäts-Spannungs-Kennlinie (C-V-Kennlinie) dieses MIS-Kondensators zeigt als
Ergebnis einer Niederfrequenz-Meßreihe die Fig.8. Aus dieser Figur läßt sich erkennen, daß sich die
Inversionsschicht im Oberflächenbereich des Halbleitersubstrats nicht ausbildet, selbst wenn eine relativ
hohe negative Spannung, etwa 100 V, an der Elektrode angelegt werden. Die Elektronen im Oberflächenbereich
werden durch das die Elektrode beaufschlagende negative Potential abgestoßen und bilden eine Verarmungsschicht
im Oberflächenbereich des Halbleitersubstrats. Die im Halbleitersubstrat vorhandenen Löcher
werden in diese Verarmungsschicht hineingezogen. Sie werden jedoch nicht im Oberflächenbereich gespeichert
Als Grund dafür wird angenommen, daß Elektronen und Löcher in der Zwischenfläche zwischen
der polykristallinen Siliziumschicht und dem Halbleitersubstrat rekombinieren.
Um nachzuweisen, daß sich im Oberflächenbereich des Halbleitersubstrats eine Inversionsschicht nicht
leicht ausbilden kann, wurde ein FET mit dem in F i g. 9 veranschaulichten Aufbau hergestellt Bei diesem FET
sind P+-Typ-Halbleiterbereiche 26 und 27 als Source-
bzw. als Drain-Bereich in einem N-Typ-Halbleiterbereich
21 ausgebildet, das einen spezifischen Widerstand
von 2 bis 3Ohmcm aufweist. Die polykristalline
Sili/.iumschicht 20 weist eine Dicke von 0,3 μπι über dem
Halbleitersubstrat 21 auf. Die SiO2-Schicht 29 über der
polykristallinen Siliziumschicht 20 besitzt eine Dicke von 0,5 μιτι. Die polykristalline Siliziumschicht 20 und
die SiGvSchicht 29 weisen öffnungen auf, die durch Elektroden 22 und 23 gefüllt sind. Das Ergebnis einer
Messung der Spannungs-Strom-Kennlinie (^/-Kennlinie) dieses FET zeigt die Fig. 11. Der Kurvenverlauf
läßt erkennen, daß der Strom Ids bei einer Spannung Vqs von etwa minus 110 V scharf ansteigt, wenn der
Absolutwert der negativen Spannung Vc& = VDs)
erhöht wird. Da die Schwellenspannung VVw vergleichsweise sehr hoch liegt, kann sich die Inversionsschicht in
dem Oberflächenbereich nicht oder nur sehr schwer ausbilden. Wird ein P-Typ-Halbleitersubstrat mit einem
spezifischen Widerstand von 5 bis 8 Ohm cm anstelle des N-Typ-Halbleitersubstrats 21 in Fig.9 verwendet,
so ergibt sich die in Fig. 12 dargestellte Spannungs-Strom-Kennlinie,
die eine Schwellspannung VVw von etwa plus 120 V zeigt.
Aus der soweit gegebenen Beschreibung wird deutlich, daß sich aufgrund der polykristallinen Siliziumschicht
20, die sich auf dem Feldbereich befindet, die Inversionsschicht im Oberflächenbereich des Halbleitersubstrats
nicht ausbilden kann, selbst wenn die Elektrode mit einer vergleichsweisen hohen negativen
Spannung beaufschlagt wird, und die Schwellspannung I VVw I des Feldbereichs kann wesentlich erhöht werden,
beispielsweise bis auf über 100 V. Daraus ergibt sich, daß
der bisher erforderliche Kanal-Unterbrecher-Bereich zwischen zwei MOS-FETen nicht mehr benötigt wird.
Es besteht keine Möglichkeit, daß die Durchbruch-Spannung des Drain-Bereichs absinkt. Der Oberflächenbereich
des Halbleitersubstrats kann verkleinert werden, so daß sich auch die Packungsdichte integrierter
Schaltungen wesentlich verbessern läßt. Die Muster zur Ausbildung der Kanal-Unterbrecherbereiche könnten
aus den Masken entfernt werden, so daß sich auch das Lay-Out des Musters für eine entsprechende integrierte
Schaltung vereinfachen läßt. Darüber hinaus ist die Instabilität gegen Na+ wesentlich vermindert.
Polykristallines Silizium, das Sauerstoff in einer Konzentration von mehr als 40 Atom-% enthält, verhält
sich ähnlich wie SiO2. Dieses polykristalline Silizium
besitzt den Nachteil, daß sich die Inversionsschicht leicht ausbildet. Polykristallines Silizium, das Sauerstoff
in einer Konzentration unter 2 Atom-% enthält, hat andererseits den Nachteil, daß Leckströme zwischen
dem Halbleitersubstrat 1 und dem P-Typ-Halbleiterbereich
2 durch die polykristalline Siliziumschicht auftreten. Enthält die polykristalline Siliziumschicht
dagegen — wie die Erfindung vorschreibt — Sauerstoff in einem Konzentrationsbereich von 2 bis 40 Atom-%,
so treten die angegebenen Nachteile nicht auf. Ein etwas weiter eingeschränkter Konzcnlrationsbcreich von 2 bis
36 Atom-% ist zu bevorzugen. Liegt die Sauerstoffkonzentration innerhalb des Bereichs von 2 bis 40 Atom-%
relativ niedrig, so ist die Ausbildung einer SiO2-Schicht
29 auf der polykristallinen Siliziumschicht 20 von Vorteil (vergleiche auch das Beispiel nach F i g. 9).
Im folgenden wird das Verfahren zur Erzeugung der polykristallinen Siliziumschicht 20 in seinen wesentlichen
Schritten beschrieben:
Ein Halbleitersubstrat wird in eine Vorrichtung zur Erzeugung einer Halbleiterschicht aus einer Dampfphase
eingebracht. Ein Gasgemisch aus Monosilan S1H4 und Disiicksioffmonöxid N2O wird in die Vorrichtung
eingebracht. Das Halbleitersubstrat wird auf 65O0C erhitzt. Durch thermische Zersetzung des Monosilans
wird auf dem Halbleitersubstrat polykristallines Silizium niedergeschlagen. Gleichzeitig wird der aus dem N2O
gewonnene Sauerstoff nahezu gleichförmig in das polykristalline Silizium eingemischt. Auf diese Weise
läßt sich eine polykristalline Siliziumschicht auf dem Halbleitersubstrat herstellen, die eine vorbestimmbare
Sauerstoffmenge enthält
Die Beziehung zwischen der Sauerstoff-Konzentration und dem Strömungsmengenverhältnis von N2O zu
S1H4 zeigt die folgende Tabelle 1:
Aus der Tabelle 1 ist ersichtlich, daß die Atom-%-Konzentration an Sauerstoff nahezu linear mit dem
Logarithmus des Verhältnisses von N2O : SiH4 ansteigt.
Da die polykristalline Siliziumschicht gemäß der
Erfindung Sauerstoff in einem Konzentrationsbereich von 2 bis 40 Atom-% enthält und auf dem Halbleitersubstrat
erzeugt und darüber die Elektrode ausgebildet wird, ist die Entstehung einer Inversionssicht im
Oberflächenbereich des Halbleitersubstrats erschwert, und damit kann die Schwellenspannung VVw des
Feldbereichs stark erhöht werden. Folglich ist der Kanalunterbrecherbereich im Halbleitersubstrat entbehrlich,
und entsprechend kann der auf dem Halbleitersubstrat für das betreffende Bauelement erforderliche
Flächenbereich verkleinert und mithin die Packungsdichte für integrierte Schaltungen erhöht werden.
Tabelle 1 | Sauers to fr- |
Verhältnis | Konzentration |
(Atom-%) | |
N2O/SiH4 | 26,8 |
1/3 | 34,8 |
2/3 | 36,4 |
1 | 40 |
2 | |
Hierzu 4 Blatt Zeichnungen
Claims (7)
1. Feldeffekt-Halbleiterbauelement mit Mctall-Isolationsschicht-Halbleitersubstrat-Schichtaufbau
(MIS-System), bei dem das Halbleitersubstrat eine Hauptfläche aufweist, die mindestens in einem Teil
eines Feldbereichs durch eine Isolationsschicht überdeckt ist, die ihrerseits mindestens teilweise
durch eine Anschluß- und Verbindungsschicht aus elektrisch leitendem Material bedeckt ist, sowie mit
einer Zwischenschicht aus polykristallinem Silizium, die wenigstens in einem Abschnitt der Isolationsschicht
zv/ischen der Hauptfläche des Halbleitersubstrats und der Anschluß- und Verbindunfcsschicht
angeordnet ist und sich zumindest a.i einer Stelle his
zur Hp.uptfläche des Halbleitersubstrats erstreckt, dadurch gekennzeichnet, daß die Schicht
(20) aus polykristallinem Silizium 2 bis 40 Atom-% Sauerstoff enthält und in ihrer gesamten Ausdehnung
zwischen der Hauptfläche des Halbleitcrsubstrats (1; 21) und der Isolationsschicht (29)
angeordnet ist.
2. Feldeffekt-Halbleiterbauelenient nach Anspruch 1, dadurch gekennzeichnet, daß das Bauelement
ein MIS-FET ist.
3. Feldeffekt-Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die
Isolationsschicht (29) aus Siliziumdioxyd besteht.
4. Feldeffekt-Halbleiterbauelement nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet,
daß die Schicht aus polykristallinem Silizium eine Dicke im Bereich von 100 nm bis 2 μηι aufweist.
5. Feldeffekt-Halbleiterbauelement nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet,
daß das elektrisch leitende Material aus Aluminium besteht.
6. Feldeffekt-Halbleiterbauelcment nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet,
daß die Korngröße des polykristallinen Siliziums im Bereich von 10 nm bis 100 nm liegt.
7. Feldeffekt-Halbleiterbauelement nach einem der vorstehenden Ansprüche als integrierte Anordnung
eines komplementären MOS-FET-Paars, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht
(20) die Oberfläche des Substrats überdeckt und durchgehende öffnungen über den
Kanalbereichen der beiden FET-Elemente aufweist, daß die polykristalline Siliziumschicht von der
Siliziumdioxydschicht (29) überdeckt ist, die auch die Oberflächenbereiche des Substrats in den Kanalbcreichen
abdeckt, daß über der Siliziumdioxydschicht in den Kanalbereichen Gate-Elektroden (11) angeordnet
sind, daß durch die Siliziumdioxydschicht (29) und die polykristallinc Siliziumschichi (20)
hindurchgehende Fenster an wenigstens einem Teil jedes Source- bzw. Drain-Bereichs vorhanden sind,
die durch Metallelektroden (10,12,13) bedeckt sind und daß die Verbindungsleitung zwischen den
Drain-Bereichen der beiden FET-Elemente über einem Abschnitt der dazwischen angeordneten
Siit/iumdioxydsehicht und der dummer angebrachten
polykristallinen Siliziumschichi liegt.
Die Erfindung betrifft ein Feldeffekt-Halbleiterbauelement nach dem Oberbegriff des Patentanspruchs 1
und bezieht sich insbesondere auf eine integrierte Feldeffekt-Halbleiterelementenanordnung, bei der keine
unerwünschten Inversionsschichten in den nicht den aktiven Bereichen zugehörigen Feldabschnitten auftreten.
1st eine Mehrzahl von M IS-Systemen, beispielsweise eine Mehrzahl von MIS-FETen in einem Halbleiter-Einkristallsubstrat
vorgesehen, so werden die einzelnen Elemente elektrisch durch eine metallische Verbindungsschicht
miteinander verbunden, die eine auf der sogenannten Hauptfläche des Substrats erzeugte
Schutzschicht überdeckt. Wird an diese metallische Verbindungsschicht eine Spannung angelegt, so baut
das entstehende elektrische Feld in einem Zwischenbereich zwischen dem Halbleitersubstrat und der Schutzschicht
eine elektrische Ladung auf. Dadurch werden aber u.a. unerwünscht parasitäre leitende Pfade im
Oberflächenbereich des Halbleitersubstrats induziert.
Entstehen solche parasitären Leitungswege zwischen den aktiven Bereichen der MIS-FETen, so werden diese
kurzgeschlossen.
Ein herkömmliches Verfahren, um diese parasitären Leitungspfade zu unterbinden, sieht vor, die Dicke der
Schutzschicht über dem Feldbereich zu vergrößern. Der unerwünschte parasitäre Leitungseffekt oder die sogenannten
Inversionspfade lassen sich mit dieser Methode verhindern. Leider ist es jedoch schwierig, eine dicke
Schutzschicht herzustellen, ohne andere Probleme und Nachteile in Kauf nehmen zu müssen. So zeigt sich
beispielsweise, daß die Kanten und Eckbereiche der metallischen Verbindungsschicht über der dicken
Schutzschicht sehr leicht abbrechen. Wird insbesondere
■»5 als isolierende Schicht auf dem Feldbereich eine
SiO2-Schicht vorgesehen, so ist der herkömmliche
MOS-FET bei der Vorspannungs-Temperaturbeanspruchung zwischen der Elektrode und dem Halbleitersubstrat
außerdem gegen Natriumionen (Na+) nicht stabil.
«ο Die Schwellenspannung Vn/des Feldbereichs verändert
sich dann, d.h. der MOS-FET läßt sich nicht mehr zuverlässig betreiben.
Ein anderes herkömmliches Verfahren zur Unterdrückung der Ausbreitung von unerwünschten Inversionspfaden
sieht die Ausbildung eines speziellen Bereichs im Halbleitersubstrat, den sogenannten Kanal-Unterbrecherbereich
vor. Diese Methode zur Unterdrückung parasitärer Inversionspfade sei zunächst in
Einzelheiten unter Bezug auf die Fig. 1 und 2 anhand eines komplementären Invertersystems, d. h. einer
sogenannten C-MOS-Inverterschaltung erläutert. Hinsichtlich
der Schnittdarstellung der F i g. 2 sei erläuternd bemerkt, daß diese Figur einen in der Zeichenebene
liegenden Schnitt im Verlauf der Linie H-II nach Fig. 1
5r> wiedergibt, der von der linken Kante über die Elektrode
11, sodann über die Elektrode 12 nach unten und zurück zur linken Kante bis zur Elektrode 13 verläuft. Der
Aufbau dieser MIS-Anordnung sieht wie folgt aus:
In der linken Hälfte (Fig.2) eines N-Typ Siüzium-
h0 halbleitersubstrats 1 ist ein P-Typ Halbleiterbereich 2
(die sogenannte P-Wanne) ausgebildet. Im P-Typ Bereich 2 befinden sich als Source-Bereich bzw. als
Drain-Bereich zwei N-Typ Halbleiterbereiche 3 bzw. 4. Ein P-Typ Halbleiterbcreich 5 umgibt den P-Typ
•>r> Halbleitcrbercich 2 ah sogenannter Kanal-Unterbrccherbercich
und umschließt so auch die N-Typ-ßcrcichc 3 und 4. Als weiterer Source- bzw. Drain-Bereich
sind in der rechten Hälfte (Fig. 2) des N-Typ-Halb-
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